公开(公告)号：DE102020108411A1

公开(公告)日：2020-10-08

申请号：DE102020108411

申请日：2020-03-26

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  RHISHEEKESAN ABHISHEK ,  LAKSHMINARAYANA SHASHANK

IPC: G06F7/48

Abstract: Ein Prozessor zum Ermöglichen der Ausführung einer Gleitkommaoperation mit einfacher Präzision an einem Operanden wird offenbart. Der Prozessor weist eine oder mehrere Ausführungseinheiten auf, die jeweils über mehrere Gleitkommaeinheiten verfügen, um eine oder mehrere Anweisungen zum Durchführen der Gleitkommaoperation mit einfacher Präzision an dem Operanden auszuführen, beinhaltend das Durchführen einer Gleitkommaoperation an einer Exponentkomponente des Operanden; und das Durchführen einer Gleitkommaoperation an einer Mantissenkomponente des Operanden, umfassend das Aufteilen der Mantissenkomponente in eine erste Teilkomponente und eine zweite Teilkomponente, das Bestimmen eines Ergebnisses der Gleitkommaoperation für die erste Teilkomponente und das Bestimmen eines Ergebnisses der Gleitkommaoperation für die zweite Teilkomponente und das Zurückgeben eines Ergebnisses der Gleitkommaoperation.

公开(公告)号：DE102020107080A1

公开(公告)日：2020-09-17

申请号：DE102020107080

申请日：2020-03-16

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  GEORGE VARGHESE ,  KOKER ALTUG ,  ANANTARAMAN ARAVINDH ,  KIM SUNGYE ,  ANDREI VALENTIN ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/30

Abstract: Beschleunigte Synchronisationsoperationen unter Verwendung einer feinkörnigen Abhängigkeitsprüfung werden offenbart. Ein Grafikmultiprozessor umfasst mehrere Ausführungseinheiten und eine Synchronisationsschaltungsanordnung, die dazu ausgelegt ist, die Verfügbarkeit mindestens einer Ausführungseinheit zu bestimmen. Die Synchronisationsschaltungsanordnung ist dann, wenn mindestens eine Ausführungseinheit verfügbar ist, zum Durchführen einer feinkörnigen Abhängigkeitsprüfung der Verfügbarkeit abhängiger Daten oder Operanden im gemeinsam genutzten lokalen Speicher oder Cache ausgelegt.

公开(公告)号：DE102019101118A1

公开(公告)日：2019-10-24

申请号：DE102019101118

申请日：2019-01-17

Applicant: INTEL CORP

Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA S ,  LUEH GUEI-YUAN ,  PARRA JORGE E ,  GU JUNJIE ,  TRIFUNOVIC KONRAD ,  MACPHERSON MIKE B ,  SHAH SHUBH B ,  MARWAHA SHUBRA ,  JUNKINS STEPHEN ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  BAUER TIMOTHY R ,  GEORGE VARGHESE ,  CHEN WEIYU ,  LIAO HONG BIN

IPC: G06F9/38

Abstract: Die hierin beschriebenen Ausführungsformen stellen bereit, dass eine Anweisung und die zugeordnete Logik GPGPU-Programmcode ermöglichen, auf Spezial-Hardwarelogik zuzugreifen, um Skalarproduktoperationen zu beschleunigen. Eine Ausführungsform stellt eine Grafikverarbeitungseinheit bereit, die eine Abrufeinheit zum Abrufen einer Anweisung zur Ausführung und eine Entschlüsselungseinheit zum Entschlüsseln der Anweisung in eine entschlüsselte Anweisung umfasst. Die entschlüsselte Anweisung ist ein Matrixanweisung, um die Grafikprozessoreinheit zu veranlassen, eine parallele Skalarproduktoperation durchzuführen. Die GPGPU umfasst auch eine systolische Skalarprodukteinheit zum Ausführen der entschlüsselten Anweisung in einer oder mehreren SIMD-Spuren unter Verwendung mehrerer systolischer Schichten, wobei zum Ausführen der entschlüsselten Anweisung ein auf einer ersten systolischen Schicht berechnetes Skalarprodukt an eine zweite systolische Schicht ausgegeben werden soll, wobei jede systolische Schicht einen oder mehrere Sätze von miteinander verbundenen Multiplizierern und Addierern umfasst, wobei jeder Satz von Multiplizierern und Addierern dazu dient, ein Skalarprodukt zu erzeugen.

公开(公告)号：ES2540651B1

公开(公告)日：2016-05-13

申请号：ES201431706

申请日：2014-11-19

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  KHELLAH MUHAMMAD M ,  TSCHANZ JAMES W

IPC: G06F1/26

公开(公告)号：ES2540651A2

公开(公告)日：2015-07-10

申请号：ES201431706

申请日：2014-11-19

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  KHELLAH MUHAMMAD M ,  TSCHANZ JAMES W

IPC: G06F1/26

Abstract: Regulación de tensión de sub-dominios de procesador suministrados por un mismo carril de alimentación de dominio de tensión. La tensión a determinadas unidades lógicas en el interior del dominio de tensión puede reducirse en relación con otras unidades lógicas del dominio de tensión, reduciendo el tiempo de espera a alta potencia. En una realización, un primer sub-dominio de tensión regulada incluye por lo menos una unidad de ejecución (EU, execution unit) mientras que un segundo sub-dominio de tensión regulada incluye por lo menos un muestreador de texturas para proporcionar flexibilidad en el establecimiento del punto de potencia - rendimiento del núcleo de gráficos más allá de la modulación del recuento de EU activas a través de un control (de control por puerta) de dominio de potencia. En unas realizaciones, una tensión de sub-dominio se regula mediante un DLDO sobre placa para una conmutación de tensión rápida. La frecuencia de reloj y la tensión de sub-dominio pueden conmutarse más rápido que la tensión del carril de alimentación de dominio de tensión, permitiendo una gestión de potencia granulada de manera más fina que puede ser sensible a la demanda de carga de trabajo de EU.

公开(公告)号：GB2397918B

公开(公告)日：2005-03-30

申请号：GB0408666

申请日：2002-09-26

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  GARG VIVEK ,  ABDALLAH MOHAMMAD A ,  KESHAVA JAGANNATH

IPC: G06F9/38 ,  G06F12/08

Abstract: A request hint is issued prior to or while identifying whether requested data and/or one or more instructions are in a first memory. A second memory is accessed to fetch data and/or one or more instructions in response to the request hint. The data and/or instruction(s) accessed from the second memory are stored in a buffer. If the requested data and/or instruction(s) are not in the first memory, the data and/or instruction(s) are returned from the buffer.

公开(公告)号：HK1066991A1

公开(公告)日：2005-03-18

申请号：HK04110079

申请日：2004-12-21

Applicant: INTEL CORP

Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN A ,  MAIYURAN SUBRAMANIAM

IPC: G06F12/08 ,  G06F

Abstract: A system and method for flushing a cache line associated with a linear memory address from all caches in the coherency domain. A cache controller receives a memory address, and determines whether the memory address is stored within the closest cache memory in the coherency domain. If a cache line stores the memory address, it is flushed from the cache. The flush instruction is allocated to a write-combining buffer within the cache controller. The write-combining buffer transmits the information to the bus controller. The bus controller locates instances of the memory address stored within external and intel cache memories within the coherency domain; these instances are flushed. The flush instruction can then be evicted from the write-combining buffer. Control bits may be used to indicate whether a write-combining buffer is allocated to the flush instruction, whether the memory address is stored within the closest cache memory, and whether the flush instruction should be evicted from the write-combining buffer.

公开(公告)号：GB2397918A

公开(公告)日：2004-08-04

申请号：GB0408666

申请日：2002-09-26

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  GARG VIVEK ,  ABDALLAH MOHAMMAD A ,  KESHAVA JAGANNATH

IPC: G06F9/38 ,  G06F12/08

Abstract: A request hint is issued prior to or while identifying whether requested data and/or one or more instructions are in a first memory. A second memory is accessed to fetch data and/or one or more instructions in response to the request hint. The data and/or instruction(s) accessed from the second memory are stored in a buffer. If the requested data and/or instructions(s) are not in the first memory, the data and/or instruction(s) are returned from the buffer.

公开(公告)号：DE10085373T1

公开(公告)日：2003-04-24

申请号：DE10085373

申请日：2000-12-28

Applicant: INTEL CORP

Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN ,  MAIYURAN SUBRAMANIAM

IPC: G06F12/08

Abstract: A system and method for flushing a cache line associated with a linear memory address from all caches in the coherency domain. A cache controller receives a memory address, and determines whether the memory address is stored within the closest cache memory in the coherency domain. If a cache line stores the memory address, it is flushed from the cache. The flush instruction is allocated to a write-combining buffer within the cache controller. The write-combining buffer transmits the information to the bus controller. The bus controller locates instances of the memory address stored within external and intel cache memories within the coherency domain; these instances are flushed. The flush instruction can then be evicted from the write-combining buffer. Control bits may be used to indicate whether a write-combining buffer is allocated to the flush instruction, whether the memory address is stored within the closest cache memory, and whether the flush instruction should be evicted from the write-combining buffer.

公开(公告)号：ES3003288T3

公开(公告)日：2025-03-10

申请号：ES20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

Abstract: Las realizaciones descritas en este documento proporcionan técnicas para permitir la reconfiguración dinámica de la memoria en una unidad de procesamiento de gráficos de propósito general. Una realización descrita en este documento permite la reconfiguración dinámica de las asignaciones de bancos de memoria caché en función de las estadísticas de hardware. Una realización permite la traducción de direcciones de memoria virtual utilizando páginas mixtas de cuatro kilobytes y sesenta y cuatro kilobytes dentro de la misma jerarquía de tabla de páginas y bajo el mismo directorio de páginas. Una realización proporciona un procesador de gráficos y un sistema de procesamiento heterogéneo asociado que tiene regiones cercanas y lejanas del mismo nivel de una jerarquía de caché. (Traducción automática con Google Translate, sin valor legal)