公开(公告)号：DE102012221387A1

公开(公告)日：2013-05-23

申请号：DE102012221387

申请日：2012-11-22

Applicant: IBM

Inventor： CAO QING ,  GUO DECHAO ,  HAN SHU-JEN ,  LU YU ,  WONG KEITH KWONG HON

IPC: H01L29/78 ,  B82Y10/00 ,  H01L21/336 ,  H01L29/161 ,  H01L29/775

Abstract: Eine Rippenstruktur mit einem vertikalen Stapel aus abwechselnd einer Materialschicht mit einem ersten isoelektrischen Punkt, die einen ersten isoelektrischen Punkt aufweist, und einer Materialschicht mit einem zweiten isoelektrischen Punkt, die einen zweiten isoelektrischen Punkt aufweist, der kleiner ist als der erste isoelektrische Punkt, wird gebildet. In einer Lösung mit einem pH-Wert zwischen dem ersten und dem zweiten isoelektrischen Punkt werden die Materialschichten mit einem ersten und einem zweiten isoelektrischen Punkt entgegengesetzt aufgeladen. Negative elektrische Ladungen werden von einem anionischen Tensid in der Lösung auf Kohlenstoff-Nanoröhren übertragen. Die elektrostatische Anziehung bewirkt, dass sich die Kohlenstoff-Nanoröhren selektiv an die Oberfläche der Materialschicht mit einem ersten isoelektrischen Punkt anlagern. Kohlenstoff-Nanoröhren lagern sich an die Materialschicht mit einem ersten isoelektrischen Punkt in Selbstausrichtung entlang horizontaler Längsrichtungen der Rippenstruktur an. Ein Transistor kann gebildet werden, der eine Mehrzahl vertikal ausgerichteter horizontaler Kohlenstoff-Nanoröhren als Kanal verwendet.

公开(公告)号：GB2493463A

公开(公告)日：2013-02-06

申请号：GB201214280

申请日：2011-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  OLDIGES PHILIP ,  CHEN TZE-CHIANG ,  WANG YANFENG

IPC: H01L29/51 ,  H01L21/28 ,  H01L29/49

Abstract: A gate stack structure for field effect transistor (FET) devices includes a nitrogen rich first dielectric layer formed over a semiconductor substrate surface; a nitrogen deficient, oxygen rich second dielectric layer formed on the nitrogen rich first dielectric layer, the first and second dielectric layers forming, in combination, a bi-layer interfacial layer; a high-k dielectric layer formed over the bi-layer interfacial layer; a metal gate conductor layer formed over the high-k dielectric layer; and a work function adjusting dopant species diffused within the high-k dielectric layer and within the nitrogen deficient, oxygen rich second dielectric layer, and wherein the nitrogen rich first dielectric layer serves to separate the work function adjusting dopant species from the semiconductor substrate surface.

公开(公告)号：CA2787094A1

公开(公告)日：2011-09-15

申请号：CA2787094

申请日：2011-02-04

Applicant: IBM

Inventor： GUO DECHAO ,  HEN SHU-JEN ,  LIN CHUNG-HSUN ,  SU NING

IPC: H01L21/77 ,  H01L29/06 ,  H01L29/16

Abstract: A three-dimensional (3D) integrated circuit (IC) structure includes a first layer of graphene formed over a substrate; a first level of one or more active devices formed using the first layer of graphene; an insulating layer formed over the first level of one or more active devices; a second layer of graphene formed over the insulating layer; and a second level of one or more active devices formed using the second layer of graphene, the second level of one or more active devices electrically interconnected with the first level of one or more active devices.

公开(公告)号：DE112012004134B4

公开(公告)日：2017-09-07

申请号：DE112012004134

申请日：2012-10-26

Applicant: IBM

Inventor： BRODSKY MARY JANE ,  CAI MING ,  GUO DECHAO ,  HENSON WILLIAM K ,  NARASIMHA SHREESH ,  LIANG YUE ,  SONG LIYANG ,  WANG YANFENG ,  YEH CHUN-CHEN

IPC: H01L21/336

Abstract: Verfahren zum Fertigen von Transistoreinheiten, das aufweist: Bereitstellen einer Siliciumschicht, die eine Schicht eines Abschirmoxids aufweist, die auf einer oberen Fläche ausgebildet Ist; Aufbringen einer ersten Maskierungsschicht in einer Weise, dass ein erster Abschnitt der Abschirmoxidschicht unbedeckt bleibt; Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten ersten Abschnitt der Abschirmoxidschicht, um ein erstes mit Kohlenstoff implantiertes Volumen der Siliciumschicht mit einer ersten Kohlenstoffkonzentration auszubilden; Entfernen der ersten Maskierungsschicht; Aufbringen einer zweiten Maskierungsschicht in einer Weise, dass ein zweiter Abschnitt der Abschirmoxidschicht unbedeckt bleibt; Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten zweiten Abschnitt der Abschirmoxidschicht, um ein zweites mit Kohlenstoff implantiertes Volumen der Siliciumschicht auszubilden, das eine zweite Kohlenstoffkonzentration aufweist, die sich von der ersten Kohlenstoffkonzentration unterscheidet; Entfernen der zweiten Maskierungsschicht; und ...

公开(公告)号：GB2508745B

公开(公告)日：2015-10-07

申请号：GB201402956

申请日：2012-03-06

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/8238 ,  H01L29/165 ,  H01L29/49 ,  H01L29/66 ,  H01L29/78

公开(公告)号：DE112012005249B4

公开(公告)日：2015-08-20

申请号：DE112012005249

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L21/8258 ,  H01L27/092

Abstract: Verfahren zur Herstellung einer Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltung, aufweisend die Schritte: Bereitstellen eines Wafers, der eine erste Halbleiterschicht auf einem Isolator aufweist, wobei die erste Halbleiterschicht Germanium aufweist; Verwenden einer flachen Grabenisolierung, um die erste Halbleiterschicht in mindestens zwei Abschnitte zu teilen, von denen einer als eine erste aktive Zone der Schaltung dient und ein anderer als eine zweite aktive Zone der Schaltung dient; Aussparen der ersten Halbleiterschicht in der ersten aktiven Zone mittels Anwendung einer Folge von Oxidations-/Oxidabhebungsschritten, um eine Dicke der ersten Halbleiterschicht in der ersten aktiven Zone schrittweise zu verringern; epitaxiales Anwachsen einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht, die in der ersten aktiven Zone ausgespart worden ist, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist; Bilden eines n-Kanal-Feldeffekttransistors, n-FET genannt, in der ersten aktiven Zone unter Verwendung der zweiten Halbleiterschicht als ein Kanalmaterial für den n-FET; und Bilden eines p-Kanal-Feldeffekttransistors, p-FET genannt, in der zweiten aktiven Zone unter Verwendung der ersten Halbleiterschicht als ein Kanalmaterial für den p-FET.

公开(公告)号：DE112012005249T5

公开(公告)日：2014-10-09

申请号：DE112012005249

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L27/092 ,  H01L21/8238

Abstract: Es werden Techniken zum Verwenden verschiedener Kanalmaterialien innerhalb derselben CMOS-Schaltung bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zur Herstellung einer CMOS-Schaltung die folgenden Schritte. Es wird ein Wafer bereitgestellt, welcher eine erste Halbleiterschicht auf einem Isolator aufweist. Eine STI wird verwendet, um die erste Halbleiterschicht in eine erste aktive Zone und eine zweite aktive Zone zu teilen. Die erste Halbleiterschicht wird in der ersten aktiven Zone ausgespart. Auf der ersten Halbleiterschicht lässt man epitaxial eine zweite Halbleiterschicht anwachsen, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist. In der ersten aktiven Zone wird ein n-FET gebildet, wobei die zweite Halbleiterschicht als ein Kanalmaterial für den n-FET verwendet wird. In der zweiten aktiven Zone wird ein p-FET gebildet, wobei die erste Halbleiterschicht als ein Kanalmaterial für den p-FET verwendet wird.

公开(公告)号：DE102012221824B4

公开(公告)日：2014-05-28

申请号：DE102012221824

申请日：2012-11-29

Applicant: IBM

Inventor： CAI MING ,  GUO DECHAO ,  KULKARNI PRANITA ,  YEH CHUN-CHEN

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Multi-Gate-Transistoreinheit, aufweisend: Bilden einer Finne (302; 606) auf einer Oberfläche eines Substrats (100); Bilden eines Schallow Trench Isolation Dielektrikums (602), das die Oberfläche des Substrats und untere Teile von Seitenwänden der Finne bedeckt, wobei die unteren Teile der Seitenwände an die Oberfläche des Substrats angrenzend sind; nach dem Bilden des Schallow Trench Isolation Dielektrikums Implantieren von Dotierstoffen (606), um einen Dotierstoffübergang zu erzeugen, der die Finne von dem Substrat isoliert; nach dem Implantieren der Dotierstoffen Bilden einer Gate-Struktur (702), die auf mehreren Flächen der Finne, die frei von dem Schallow Trench Isolation Dielektrikum sind, und auf einer freien Oberfläche des Schallow Trench Isolation Dielektrikums angeordnet ist, um eine Kanalzone (802) unterhalb der Gate-Struktur zu bilden; Entfernen zumindest wirres Abschnitts jeder von beiden Erweiterungen der Finne, um einen ersten und einen zweiten zurückgenommenen Abschnitt (1006), eine erste und eine zweite Seitenfläche der Kanalzone zu bilden, wobei der erste und der zweite zurückgenommene Abschnitt sich unterhalb der Gate-Struktur befinden, sich unterhalb der Kanalzone der Finne befinden, wobei der erste zurückgenommene Abschnitt eine erste abgewinkelte Einkerbung aufweist, wobei der zweite zurückgenommene Abschnitt eine zweite abgewinkelte Einkerbung aufweist, wobei sich die erste abgewinkelte Einkerbungen gegenüber der zweiten abgewinkelten Einkerbung befindet, wobei sich die ersten Seitenfläche der Kanalzone gegenüber der zweiten Seitenfläche der Kanalzone befindet, wobei die erste und die zweite Seitenfläche der Kanalzone an die Gate-Struktur angrenzend sind, wobei sich die erste Seitenfläche der Kanalzone oberhalb der ersten abgewinkelten Einkerbung befindet, wobei sich die zweite Seitenfläche der Kanalzone oberhalb der zweiten abgewinkelten Einkerbung befindet, wobei die erste und die zweiten Seitenfläche senkrecht zu der Kanalzone ist; und ...

公开(公告)号：GB2504160A

公开(公告)日：2014-01-22

申请号：GB201221564

申请日：2012-11-30

Applicant: IBM

Inventor： CAI MING ,  YEH CHUN-CHEN ,  GUO DECHAO ,  KERBER PRANITA

IPC: H01L29/78

Abstract: Multigate transistor (MuGFET) devices comprising, a fin and a gate structure 704, that is disposed on a top and side surfaces of the fin, are formed and a portion of a lower portion of the fin is removed to form recesses below the gate structure, and below a channel region 802 of the fin. The recesses define angled indentations below the channel region in which SiGe source/drain extension regions 1202 are epitaxially regrown. The source/drain extensions apply a stress on the channel region to enhance charge carrier mobility in the channel region.

公开(公告)号：GB2497046A

公开(公告)日：2013-05-29

申请号：GB201304474

申请日：2011-08-18

Applicant: IBM

Inventor： WONG KEITH KWONG HON ,  GUO DECHAO

IPC: H01L21/8238 ,  H01L21/02 ,  H01L21/04 ,  H01L21/28 ,  H01L21/336 ,  H01L29/49

Abstract: A transistor is fabricated by removing a polysilicon gate over a doped region of a substrate and forming a mask layer over the substrate such that the doped region is exposed through a hole within the mask layer. An interfacial layer is deposited on top and side surfaces of the mask layer and on a top surface of the doped region. A layer adapted to reduce a threshold voltage of the transistor and/or reduce a thickness of an inversion layer of the transistor is deposited on the interfacial layer. The layer includes metal, such as aluminum or lanthanum, which diffuses into the interfacial layer, and also includes oxide, such as hafnium oxide. A conductive plug, such as a metal plug, is formed within the hole of the mask layer. The interfacial layer, the layer on the interfacial layer, and the conductive plug are a replacement gate of the transistor.