公开(公告)号：DE102018132195A1

公开(公告)日：2019-06-27

申请号：DE102018132195

申请日：2018-12-14

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CHARNEY MARK ,  VALENTINE ROBERT ,  CORBAL JESUS

IPC: G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen einer Summe von absoluten Differenzen mit Akkumulation. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decoder zum Decodieren eines Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellenregister, um eine erste Vielzahl von gepackten Bytes zu speichern; ein zweites Quellenregister, um eine zweite Vielzahl von gepackten Bytes zu speichern; Ausführungsverschaltung, um die decodierte Anweisung auszuführen, wobei die Ausführungsverschaltung umfasst: Additionsverschaltung, um eine Differenz zwischen jedem Byte im ersten Quellenregister und einem entsprechenden Byte im zweiten Quellenregister zu ermitteln, Absolutbetragsverschaltung, um einen Absolutbetrag jeder Differenz zu ermitteln, wobei die Additionsverschaltung Paare der Absolutbeträge zu addieren hat, um eine Vielzahl von temporären Ergebnissen zu generieren, und Erweiterungsverschaltung, um die temporären Ergebnisse in temporäre Wörter zu erweitern; und Akkumulatorverschaltung, um jedes temporäre Wort zu einem Wort aus einem dritten Quellenregister zu addieren, um eine Vielzahl von akkumulierten Wörtern zu generieren; und ein Zielregister, um die akkumulierten Wörter als gepackte Wörter zu speichern.

公开(公告)号：DE102018124945A1

公开(公告)日：2019-05-29

申请号：DE102018124945

申请日：2018-10-10

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK ,  SADE RAANAN ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  DUBSTOV ROMAN S

IPC: G06F9/30

Abstract: Eine Ausführungsform der Erfindung ist ein Prozessor, umfassend eine Ausführungsschaltungsanordnung zum Berechnen, in Reaktion auf einen decodierten Befehl, eines Ergebnisses einer komplexen Multiplikation einer ersten komplexen Zahl mit einer zweiten komplexen Zahl. Die Berechnung umfasst eine erste Operation zum Berechnen eines ersten Terms eines Realteils des Ergebnisses und eines ersten Terms des Imaginärteils des Ergebnisses. Die Berechnung umfasst auch eine zweite Operation zum Berechnen eines zweiten Terms des Realteils des Ergebnisses und eines zweiten Terms des Imaginärteils des Ergebnisses. Der Prozessor umfasst auch einen Decodierer, ein erstes Quellregister und ein zweites Quellregister. Der Decodierer dient zum Decodieren eines Befehls zum Erzeugen des decodierten Befehls. Das erste Quellregister dient dazu, die erste komplexe Zahl bereitzustellen, und das zweite Quellregister dient dazu, die zweite komplexe Zahl bereitzustellen.

公开(公告)号：DE102018006792A1

公开(公告)日：2019-04-04

申请号：DE102018006792

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/302

Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zur Multiplikation, Negation und Akkumulation von Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt die Ausführungsschaltung eine decodierte Anweisung aus, um ausgewählte Datenwerte von mehreren gepackten Datenelementpositionen in ersten und zweiten Quellenoperanden für gepackte Daten zu multiplizieren, um mehrere erste Ergebniswerte zu erzeugen, die mehreren ersten Ergebniswerte zu summieren, um einen oder mehrere zweite Ergebniswerte zu erzeugen, den einen oder die mehreren zweiten Ergebniswerte zu negieren, um einen oder mehrere dritte Ergebniswerte zu erzeugen, den einen oder die mehreren dritten Ergebniswerte mit einem oder mehreren Datenwerten von einem Bestimmungsort-Operanden zu akkumulieren, um einen oder mehrere vierte Ergebniswerte zu erzeugen, und den einen oder die mehreren vierten Ergebniswerte in einer oder mehreren gepackten Datenelementpositionen in dem Bestimmungsort-Operanden zu speichern.

公开(公告)号：DE102018006046A1

公开(公告)日：2019-04-04

申请号：DE102018006046

申请日：2018-07-31

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT C ,  CHARNEY MARK J ,  CORBAL JESUS

IPC: G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Vornehmen von Rechtsverschiebungsoperationen an gepackten Quadwort-Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines Rechtsverschiebungsbefehls zum Erzeugen eines decodierten Rechtsverschiebungsbefehls; ein erstes Quellregister zum Speichern einer Vielzahl von gepackten Quadwort-Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Rechtsverschiebungsbefehls, wobei die Ausführungsschaltung umfasst: eine Verschiebungsschaltung zur Rechtsverschiebung zumindest eines ersten und zweiten gepackten Quadwort-Datenelements von einem ersten bzw. zweiten gepackten Quadwort-Datenelementort in dem ersten Quellregister um einen Betrag, der in einem unmittelbaren Wert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, um ein erstes und zweites rechtsverschobenes Quadwort zu erzeugen; wobei die Ausführungsschaltung die Auswahl eines spezifizierten Satzes von höchstwertigen Bits des ersten und zweiten rechtsverschobenen Quadworts zu veranlassen hat, um in niedrigstwertige Bitregionen des ersten bzw. zweiten Quadwort-Datenelementorts eines Zielregisters geschrieben zu werden; und wobei das Zielregister den spezifizierten Satz der höchstwertigen Bits des ersten und zweiten rechtsverschobenen Quadworts zu speichern hat.

公开(公告)号：DE102018006045A1

公开(公告)日：2019-04-04

申请号：DE102018006045

申请日：2018-07-31

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J ,  MURRAY CARL

IPC: G06F9/38

Abstract: Ausführungsformen von Systemen, Einrichtungen und Verfahren zur Multiplikation und Akkumulation von Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt eine Ausführungsschaltungsanordnung einen decodierten Befehl aus zum Multiplizieren ausgewählter vorzeichenloser Datenwerte von mehreren gepackten Datenelementpositionen in einem ersten und zweiten gepackten Datenquellenoperanden, um mehrere erste vorzeichenlose Ergebniswerte zu erzeugen, Summieren der mehreren ersten vorzeichenlosen Ergebniswerte, um einen oder mehrere zweite vorzeichenlose Ergebniswerte zu erzeugen, Akkumulieren des einen oder der mehreren zweiten vorzeichenlosen Ergebniswerte mit einem oder mehreren Datenwerten von dem Zieloperanden, um einen oder mehrere dritte vorzeichenlose Ergebniswerte zu erzeugen, und Speichern des einen oder der mehreren dritten vorzeichenlosen Ergebniswerte in einer oder mehreren gepackten Datenelementpositionen in dem Zieloperanden.

公开(公告)号：SG11201703089PA

公开(公告)日：2017-05-30

申请号：SG11201703089P

申请日：2015-10-14

Applicant: INTEL CORP

Inventor： EVANS ARNOLD KERRY ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F15/00

Abstract: A processor includes a decode unit to decode an instruction that is to indicate a source packed data operand to include Morton coordinates, a dimensionality of a multi-dimensional space having points that the Morton coordinates are to be mapped to, a given dimension of the multi-dimensional space, and a destination. The execution unit is coupled with the decode unit. The execution unit, in response to the decode unit decoding the instruction, stores a result packed data operand in the destination. The result operand is to include Morton coordinates that are each to correspond to a different one of the Morton coordinates of the source operand. The Morton coordinates of the result operand are to be mapped to points in the multi-dimensional space that differ from the points that the corresponding Morton coordinates of the source operand are to be mapped to by a fixed change in the given dimension.

公开(公告)号：GB2513467B

公开(公告)日：2015-11-04

申请号：GB201403993

申请日：2014-03-06

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CORBAL JESUS ,  GIRKAR MILIND B ,  OULD-AHMED-VALL ELMOUSTAPHA ,  TOLL BRET L ,  VALENTINE ROBERT

IPC: G06F9/30

公开(公告)号：GB2512174A

公开(公告)日：2014-09-24

申请号：GB201323112

申请日：2013-12-30

Applicant: INTEL CORP

Inventor： ULIEL TAL ,  OULD-AHMED-VALL ELMOUSTAPHA ,  BOLSHEM BORIS

IPC: G06F9/30

Abstract: 1st and 2nd intermediate vectors are formed from an N-bit input vector and combined to generate the resultant rolled version of the input vector. The 1st intermediate vector is formed by barrel rolling elements of the input vector along a 1st of two lanes defined by the N/2 bits of the upper half and the N/2 bits of the lower half of the input vector. The second intermediate vector is formed by barrel rolling elements of the input vector along the 2nd of these two lanes. The resultant rolled version of the input vector is formed by incorporating the upper portions of one of the intermediate vector's upper and lower halves as upper portions of the resultant's upper and lower halves and incorporating lower portions of the other intermediate vector's upper and lower halves as lower portions of the resultant's upper and lower halves. To form the intermediate values, a vector shuffle, a vector insert, a vector extract or a vector broadcast instruction can be used. Similarly, to form the resultant value, a vector blend instruction can be used.

公开(公告)号：ES2982454T3

公开(公告)日：2024-10-16

申请号：ES20155873

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： NEALIS KEVIN ,  YAO ANBANG ,  CHEN XIAOMING ,  OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL

IPC: G06F9/38 ,  G06F7/523 ,  G06F9/30

公开(公告)号：PL3392770T3

公开(公告)日：2024-06-10

申请号：PL18167860

申请日：2018-04-17

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  APPU ABHISHEK R ,  SHAH ANKUR N ,  RAY JOYDEEP ,  KOKER ALTUG ,  KWIATKOWSKI JACEK ,  WALD INGO ,  AMSTUTZ JEFFERSON ,  GUENTHER JOHANNES ,  LIKTOR GABOR ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/50