公开(公告)号：KR1020100018836A

公开(公告)日：2010-02-18

申请号：KR1020080077531

申请日：2008-08-07

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

Abstract: PURPOSE: An electrode of a semiconductor device and a method for manufacturing the same are provided to reduce contamination of a metal due to the diffusion of a metal atom by preventing the diffusion of the metal atom included in the metal material with a nitride layer. CONSTITUTION: A polysilicon film(102) doped with an impurity is formed on a substrate(100). A hard mask pattern is formed on the polysilicon layer. A pre-polysilicon pattern(106) is formed by etching the polysilicon layer with the hard mask pattern as an etching mask. The surface of the pre-polysilicon pattern is reacted with nitrogen and a nitride film(108) is formed on the surface of the pre-polysilicon pattern. A polysilicon film pattern(110) is formed by etching an exposed part of the pre-polysilicon pattern by the hard mask pattern.

Abstract translation: 目的：提供半导体器件的电极及其制造方法，以通过防止金属材料中包含的金属原子与氮化物层的扩散来减少由于金属原子扩散引起的金属污染。 构成：在衬底（100）上形成掺杂有杂质的多晶硅膜（102）。 在多晶硅层上形成硬掩模图案。 通过用硬掩模图案蚀刻多晶硅层作为蚀刻掩模来形成预多晶硅图案（106）。 预多晶硅图案的表面与氮反应，并且在多晶硅图案的表面上形成氮化物膜（108）。 通过硬掩模图案蚀刻预多晶硅图案的暴露部分来形成多晶硅膜图案（110）。

公开(公告)号：KR1020080075373A

公开(公告)日：2008-08-18

申请号：KR1020070014463

申请日：2007-02-12

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  이선길 ,  이덕형

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/4983 ,  H01L29/1066 ,  H01L29/6656 ,  H01L29/785

Abstract: A semiconductor device and a manufacturing method thereof are provided to suppress a leakage current by using a side pattern, even when a portion of a source region is overlapped with a drain region. A semiconductor device includes an active region, a gate electrode(180), and a source/drain region(190). The active region is defined by a device isolation region. The gate electrode includes a p-type first polysilicon pattern and an n-type second polysilicon pattern. The p-type first polysilicon pattern is formed on the active region. The n-type second polysilicon pattern is formed on a lower sidewall of the first polysilicon pattern. The source/drain regions are formed at both sides of the gate electrode. A first spacer(165) is arranged to be contacted with an upper sidewall of the first polysilicon pattern and an upper surface of the second polysilicon pattern.

Abstract translation: 提供一种半导体器件及其制造方法，即使当源极区域的一部分与漏极区域重叠时，也可以通过使用侧面图案来抑制漏电流。 半导体器件包括有源区，栅极（180）和源极/漏极区（190）。 有源区域由器件隔离区域定义。 栅电极包括p型第一多晶硅图案和n型第二多晶硅图案。 在有源区上形成p型第一多晶硅图案。 n型第二多晶硅图案形成在第一多晶硅图案的下侧壁上。 源极/漏极区域形成在栅电极的两侧。 第一间隔物（165）布置成与第一多晶硅图案的上侧壁和第二多晶硅图案的上表面接触。

公开(公告)号：KR100761829B1

公开(公告)日：2007-09-28

申请号：KR1020050124112

申请日：2005-12-15

Applicant: 삼성전자주식회사

Inventor： 권두원 ,  유종렬 ,  문창록

IPC: H01L27/146

CPC classification number: H01L27/14689 ,  H01L27/1463 ,  H01L27/14643

Abstract: 반도체 소자, 시모스 이미지 센서, 반도체 소자의 제조방법 및 시모스 이미지 센서의 제조방법을 제공한다. 상기 시모스 이미지 센서를 제조하기 위해 먼저, 기판 내에 포토다이오드 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치의 바닥 및 측벽 내에 불순물을 도우핑하여, 상기 트렌치의 바닥 및 측벽을 감싸는 채널 스톱 불순물영역을 형성한다. 상기 불순물이 도우핑된 트렌치 내에 절연막을 갭-필하여 트렌치 소자분리영역을 형성한다. 상기 포토다이오드 활성영역의 기판 내에 포토다이오드를 형성한다. 이와 같이, 상기 트렌치의 바닥 및 측벽을 감싸는 채널 스톱 불순물영역을 형성함으로써, 상기 트렌치의 계면 결함으로 인한 암전류 및 잡음을 줄일 수 있다.

公开(公告)号：KR100683854B1

公开(公告)日：2007-02-15

申请号：KR1020050082745

申请日：2005-09-06

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  박태서 ,  류창우 ,  유종렬 ,  송영창

IPC: H01L21/8247 ,  H01L27/115

公开(公告)号：KR100647482B1

公开(公告)日：2006-11-23

申请号：KR1020040074074

申请日：2004-09-16

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  이창원 ,  손웅희 ,  최길현 ,  유종렬 ,  임동찬 ,  박재화 ,  이병학 ,  박희숙

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L21/82345 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11546

Abstract: 플래시 메모리 장치 및 그 제조 방법에 있어, 반도체 기판의 셀 영역 상에는 터널 산화막과 플로팅 게이트 및 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막이 형성되어 있다. 상기 유전막 상에는 p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 포함하는 콘트롤 게이트가 형성되어 있다. 반도체 기판의 주변 회로 영역 상에는 터널 산화막과 플로팅 게이트와 동일한 물질로 이루어지는 폴리 실리콘막 패턴 및 상기 도전막과 동일한 도전막 패턴이 형성되어 있다. 따라서, 불량의 발생없이 충분하게 간략한 공정을 수행하여도 커플링 비가 향상된다.

公开(公告)号：KR1020060096835A

公开(公告)日：2006-09-13

申请号：KR1020050018084

申请日：2005-03-04

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  신유균 ,  류창우 ,  유종렬 ,  허진화

IPC: H01L21/335

Abstract: 반도체 장치 및 그 제조 방법에서, NMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 5족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함하고, PMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 3족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함한다. 따라서, NMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 5족 원소를 포함하는 불순물을 도핑하고, PMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 3족 원소를 포함하는 불순물을 도핑한다.

公开(公告)号：KR1020060026836A

公开(公告)日：2006-03-24

申请号：KR1020040102000

申请日：2004-12-06

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  이창원 ,  윤선필 ,  최길현 ,  이병학 ,  임동찬 ,  유종렬 ,  박희숙

IPC: H01L21/336

Abstract: 반도체 소자의 게이트 패턴 형성방법이 제공된다. 이 방법은 반도체 기판 상에 게이트 절연막을 형성하는 것을 구비한다. 상기 게이트 절연막이 형성된 반도체 기판 상에 금속막 패턴 및 적어도 하나의 폴리실리콘막 패턴을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물을 갖는 결과물에 대한 선택적 산화 공정을 수행하되, 상기 선택적 산화 공정은 수소 및 산소를 포함하는 산화가스 분위기의 챔버 내에서 상기 게이트 구조물을 갖는 결과물을 플라즈마 산화처리하는 것을 포함한다.
버즈빅, 플라즈마, 라디칼, 재산화, 누설전류

公开(公告)号：KR100560664B1

公开(公告)日：2006-03-16

申请号：KR1020030041211

申请日：2003-06-24

Applicant: 삼성전자주식회사

Inventor： 이병찬 ,  최시영 ,  유종렬 ,  손용훈 ,  정인수 ,  이덕형

IPC: H01L27/108

Abstract: 매몰 절연막 패턴을 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체기판의 활성영역을 가로지르는 게이트 전극이 배치되고, 게이트 전극 양측의 활성영역에 각각 불순물확산층이 배치된다. 불순물확산층, 특히, 드레인 영역으로 사용되는 불순물확산층 아래에 매몰 절연막 패턴이 배치된다. 이로 인하여, 쇼트 채널 효과 및 펀치-쓰루 현상을 최소화할 수 있다. 또한, 이 장치는 게이트 전극이 활성영역의 상부면과 노출된 양 상부측벽들로 구성된 채널 영역을 제어하는 이중 게이트 구조일 수 있다. 그 결과, 쇼트 채널 효과 및 펀치-쓰루 현상을 더욱더 효과적으로 억제할 수 있다.

公开(公告)号：KR1020060022345A

公开(公告)日：2006-03-10

申请号：KR1020040071140

申请日：2004-09-07

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  임동찬 ,  박재화 ,  손웅희 ,  유종렬

IPC: H01L21/335 ,  H01L21/336

CPC classification number: H01L21/28176 ,  H01L27/115 ,  H01L27/11521

Abstract: 게이트를 포함하는 반도체 장치의 제조 방법에서, 우선 기판 상에 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막 표면에 산화제 확산 방지용 표면 처리 공정을 수행하여 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 폴리실리콘막 패턴 및 텅스텐막 패턴이 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다. 상기 공정에 의하면, 게이트 전극에서 기판으로 누설 전류 발생을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.

Abstract translation: 在制造包括栅极的半导体器件的方法中，在衬底上形成初始栅极氧化物膜。 在初始栅极氧化物膜的表面上执行用于防止氧化剂扩散的表面处理步骤以形成栅极氧化物膜。 由此形成初始栅极结构，其中多晶硅膜图案和钨膜图案堆叠在栅极氧化物膜上。 形成在栅氧化膜然后，在通过执行再氧化工艺使多晶硅膜圆的图案的边缘部分中抑制该钨膜的表面氧化，以形成多晶硅膜图案表面和被栅极结构重新氧化膜 的。 根据上述过程，可以减小从栅电极到衬底的漏电流，并且可以改善半导体器件的特性。

公开(公告)号：KR1020060015231A

公开(公告)日：2006-02-16

申请号：KR1020040106432

申请日：2004-12-15

Applicant: 삼성전자주식회사

Inventor： 이창원 ,  윤선필 ,  최길현 ,  이병학 ,  박희숙 ,  임동찬 ,  유종렬 ,  손웅희

IPC: H01L21/336

Abstract: 누설 전류가 발생하지 않고, 상대적으로 낮은 저항을 갖는 게이트 구조물 및 이의 제조 방법에 있어서, 상기 게이트 구조물은 고 유전율을 갖는 게이트 절연막이 형성된 반도체 기판 상에 형성되는 폴리실리콘막 패턴과 상기 폴리실리콘막 패턴 상에 형성된 복합 텅스텐막 패턴 및 상기 복합 텅스텐막 패턴의 측면을 둘러싸면서 형성된 제2텅스텐 실리사이드막을 포함하는 구조를 갖는다. 상술한 제2텅스텐 실리사이드막이 형성된 게이트 구조물은 이후 열산화 공정시 그 측면에 패시베이션막이 형성되어 산화체의 침투를 방지한다. 이로 인해 게이트 구조물의 저항의 증가가 방지고, 누설 전류가 발생되지 않는다.