公开(公告)号：KR101231743B1

公开(公告)日：2013-02-08

申请号：KR1020090036029

申请日：2009-04-24

Applicant: 한국전자통신연구원

Inventor： 이자열 ,  김성도 ,  박문양 ,  김천수 ,  유현규

IPC: H03L7/095 ,  H03L7/16

CPC classification number: H03L7/16 ,  H03L7/095 ,  H03L7/099 ,  H03L7/103 ,  H03L2207/50

Abstract: 본 발명의 일측면은, 복수개의 제어비트를 입력받으며, 상기 복수개의 제어비트들의 락킹(Locking) 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부와, 상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블록, 및 상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 락 표시 신호를 출력하는 검출부를 포함하는 디지털 락 검출장치 및 이를 이용한 주파수 합성기를 제공할 수 있다.
락 검출장치(lock detector), 위상 고정 루프(phase locked loop)

公开(公告)号：KR1020130010439A

公开(公告)日：2013-01-28

申请号：KR1020120077970

申请日：2012-07-17

Applicant: 한국전자통신연구원

Inventor： 황동거 ,  김천수 ,  박필재 ,  박민 ,  유현규

IPC: H04B1/16 ,  H04B1/04 ,  H04L25/03

CPC classification number: H04B1/38 ,  H03G1/0088 ,  H03G3/001

Abstract: PURPOSE: A baseband structure of a transceiver is provided to selectively operate a fixed gain amplifier according to necessary gain and to reduce the size of a chip and power consumption. CONSTITUTION: A variable gain amplifier(VGA) controls gain. The variable gain amplifier amplifies an input signal. At least one fixed gain amplifier(FGA) is serially connected to the variable gain amplifier. The fixed gain amplifier amplifies an output signal of the variable gain amplifier. At least one or more selection switches selectively operate the fixed gain amplifiers.

Abstract translation: 目的：提供收发器的基带结构，以根据必要的增益选择性地操作固定增益放大器，并减小芯片的尺寸和功耗。 构成：可变增益放大器（VGA）控制增益。 可变增益放大器放大输入信号。 至少一个固定增益放大器（FGA）串联连接到可变增益放大器。 固定增益放大器放大可变增益放大器的输出信号。 至少一个或多个选择开关选择性地操作固定增益放大器。

公开(公告)号：KR1020120106567A

公开(公告)日：2012-09-26

申请号：KR1020120023430

申请日：2012-03-07

Applicant: 한국전자통신연구원

Inventor： 김천수 ,  박필재 ,  박민 ,  박경환 ,  김동영 ,  김정근 ,  구본태 ,  유현규

IPC: G01S13/88 ,  B60W40/02 ,  B60W30/08

CPC classification number: G01S13/88 ,  B60W30/08 ,  B60W40/02

Abstract: PURPOSE: A radar device for simultaneously supporting a short range radar function and a long range radar function is provided to implement high integration by forming components on a single chip. CONSTITUTION: An antenna unit(210) includes a transmission array antenna(211) and a reception array antenna(212). A transmitting unit(220) generates a plurality of chirp signals for long range transmission and a plurality of chirp signals for short range transmission by an FMCW(frequency modulated continuous-wave) modulation method and transmits the chirp signals using the transmission array antenna. A receiving unit processes a reflective wave signal received by the reception array antenna. A signal processor(231) generates a control signal for generating the plurality of the chirp signals for long range transmission and the plurality of the chirp signals for short range transmission and processes the signal from the receiving unit.

Abstract translation: 目的：提供同时支持短距离雷达功能和远程雷达功能的雷达设备，通过在单个芯片上形成组件来实现高集成度。 构成：天线单元（210）包括发射阵列天线（211）和接收阵列天线（212）。 发送单元（220）通过FMCW（调频连续波）调制方式生成用于长距离发送的多个线性调频信号和用于短距离发送的多个线性调频信号，并使用发送阵列天线发送线性调频信号。 接收单元处理由接收阵列天线接收的反射波信号。 信号处理器（231）产生用于产生用于远距离传输的多个线性调频脉冲信号的控制信号和用于短距离传输的多个线性调频信号，并处理来自接收单元的信号。

公开(公告)号：KR101066601B1

公开(公告)日：2011-09-22

申请号：KR1020080118554

申请日：2008-11-27

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  강동민 ,  지홍구 ,  안호균 ,  문재경 ,  임종원 ,  장우진 ,  김동영 ,  이상흥 ,  유현규 ,  남은수

IPC: H01L27/04 ,  H01L29/772

Abstract: 본 발명은 부정형 고전자이동도 트랜지스터의 제조방법 및 이에 의해 제조된 소자를 포함하는 파워 앰프에 관한 것으로, 에피 기판 상에 소오스 및 드레인을 형성하고, 상기 에피 기판을 건식법 및 습식법을 포함하는 게이트 리세스 에칭하여 리세스 영역을 형성하고, 상기 리세스 영역에 게이트를 형성하는 것을 포함하는 방법으로 부정형 고전자이동도 트랜지스터 소자를 제조하는 것을 특징으로 한다.
화합물 반도체 소자, PHEMT, 파워 앰프, 네가티브 피드백 회로

公开(公告)号：KR1020110070776A

公开(公告)日：2011-06-24

申请号：KR1020100115078

申请日：2010-11-18

Applicant: 한국전자통신연구원

Inventor： 박정우 ,  이영재 ,  유현규 ,  민병훈 ,  김성도 ,  호아이남 ,  이상국

IPC: H04B1/16 ,  H03D7/00

Abstract: PURPOSE: A high linearity mixer and a direct conversion receiver using the same are provided to eliminate the frequency dependency characteristic of conversion gain with an analog passive mixer. CONSTITUTION: A mixer(200) comprises a sampler unit(210) and a buffer unit(220). According to a sampling frequency, the sampler unit performs the electric charge sampling of an input current. The input unit has a low impedance. The buffer unit receives the output signal of the sampler unit. The buffer unit amplifies the output signal. The buffer unit outputs the current signal. A filter(300) eliminates high frequency components from the output signal of the mixer.

Abstract translation: 目的：提供一种高线性混频器和使用该线性混频器的直接转换接收器，以通过模拟无源混频器消除转换增益的频率依赖特性。 构成：混合器（200）包括取样器单元（210）和缓冲单元（220）。 根据采样频率，采样器单元执行输入电流的电荷采样。 输入单元具有低阻抗。 缓冲单元接收采样器单元的输出信号。 缓冲单元放大输出信号。 缓冲单元输出电流信号。 滤波器（300）从混频器的输出信号中消除高频分量。

公开(公告)号：KR1020110070719A

公开(公告)日：2011-06-24

申请号：KR1020100038681

申请日：2010-04-26

Applicant: 한국전자통신연구원

Inventor： 이자열 ,  한선호 ,  유현규 ,  김성도

IPC: H03L7/093 ,  H03L7/08 ,  H03M1/10

CPC classification number: H03L7/1806 ,  G04F10/005 ,  H03L7/095 ,  H03L7/0991 ,  H03L2207/50 ,  H03M1/1205

Abstract: PURPOSE: A time to digital converter(TDC) and a complete digital phase locked loop including the same are provided to detect minute phase error required in compensating phase difference between a DCO clock and a reference clock, by installing the TDC. CONSTITUTION: A complete digital PLL(100) accumulates a frequency setting word value and a phase of a DCO clock. A phase counter(200) detects minute phase difference between a reference clock and a rising edge re-timed clock. A phase detector(300) compensates phase difference between a FSW(Frequency setting word) and the DCO clock. The phase detector detects a digital phase error value. A digital loop filter(400) controls PLL loop operation characteristics by filtering the digital phase error value. A lock detector(500) generates a lock indication signal. A digital controlled oscillator(600) controls the frequency of the DCO clock according to the output of the digital loop filter. A re-timed clock generator(700) outputs re-timed clocks.

Abstract translation: 目的：通过安装TDC，提供数字转换器（TDC）和包含该数字转换器（TDC）的完整数字锁相环，以检测补偿DCO时钟和参考时钟之间的相位差所需的微小相位误差。 构成：完整的数字PLL（100）累加频率设定字值和DCO时钟的相位。 相位计数器（200）检测参考时钟和上升沿重新定时时钟之间的微小相位差。 相位检测器（300）补偿FSW（频率设定字）与DCO时钟之间的相位差。 相位检测器检测数字相位误差值。 数字环路滤波器（400）通过滤波数字相位误差值来控制PLL环路操作特性。 锁定检测器（500）产生锁定指示信号。 数字控制振荡器（600）根据数字环路滤波器的输出控制DCO时钟的频率。 重新定时的时钟发生器（700）输出重新定时的时钟。

公开(公告)号：KR1020110070708A

公开(公告)日：2011-06-24

申请号：KR1020100035945

申请日：2010-04-19

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  이준희 ,  조성환

IPC: H04B1/16

CPC classification number: H04B1/16 ,  H04B1/10

Abstract: PURPOSE: A wideband receiver is provided to use small area and power consumption without a nee of a plurality PLLs(Phase Locked Loops) and a mixer. CONSTITUTION: A wideband receiver includes an up converter(310) and a down converter(320). The up converter receives a broadband input signal in a continuous time domain. The up converter performs the LPF(Low Pass Filtering) of the input signal. The down converter performs the sampling, holding, and LPF of the output signal of the up converter according to a local oscillator signal in a discrete time domain.

Abstract translation: 目的：提供宽带接收机，以便在没有多个PLL（锁相环）和混频器的内部的情况下使用小面积和功耗。 构成：宽带接收机包括上变频器（310）和下变频器（320）。 上变频器在连续时域中接收宽带输入信号。 升压转换器执行输入信号的LPF（低通滤波）。 下变频器根据离散时域中的本地振荡器信号执行上变频器的输出信号的采样，保持和LPF。

公开(公告)号：KR100988460B1

公开(公告)日：2010-10-20

申请号：KR1020080087904

申请日：2008-09-05

Applicant: 한국전자통신연구원

Inventor： 한선호 ,  김천수 ,  김재영 ,  유현규

IPC: H03F1/26 ,  H03F1/42

CPC classification number: H03F1/26 ,  H03F1/565 ,  H03F3/195 ,  H03F2200/222 ,  H03F2200/294 ,  H03F2200/36 ,  H03F2200/451

Abstract: 본 발명은 광대역 저잡음 증폭기에 관한 것으로, 입력 신호를 증폭하여 상기 입력 신호와 반대되는 위상을 가지는 제1신호를 출력하는 소스-디제너레이티드 공통 소스 증폭기; 상기 소스-디제너레이티드 공통 소스 증폭기에 병렬 연결되어, 상기 입력 신호를 증폭하여 상기 입력 신호와 동일한 위상을 가지는 제2신호를 출력하는 공통 게이트 증폭기; 및 상기 소스-디제너레이티드 공통 소스 증폭기와 상기 공통 게이트 증폭기의 입력단을 격리시키며 정합 주파수 대역을 결정하는 정합 주파수 대역 결정부를 포함하여 구성되며, 이에 의하여 안정적인 광대역 정합 특성을 제공하면서도 높은 전력 이득 및 낮은 잡음 특성을 제공할 수 있도록 한다. 또한, 단일 신호를 차동 신호로 자체 변환할 수 있도록 하여, 우수한 단일 종단-차동 특성을 제공함과 동시에 설계 또한 간단해지도록 해준다.
광대역 저잡음 증폭기, 광대역 정합 특성, 높은 전력 이득,

公开(公告)号：KR1020100091869A

公开(公告)日：2010-08-19

申请号：KR1020090039866

申请日：2009-05-07

Applicant: 한국전자통신연구원

Inventor： 이영재 ,  김천수 ,  유현규

IPC: H03H7/42 ,  H01F19/06 ,  H01P5/10

CPC classification number: H03H7/42 ,  H01F19/06 ,  H01P5/10 ,  H01P9/02 ,  H04B1/16

Abstract: PURPOSE: A hybrid balun apparatus is provided to support a receiving mode and a transmitting mode by replacing two transformers arranged on a receiving path and a transmitting path with one transformer. CONSTITUTION: A manual part(100) includes one transformer. The transformer outputs an output port pair by generating a receiving signal pair corresponding to an input signal from an input part. The transformer outputs an output signal corresponding to the receiving signal pair which is applied to the output part pair. A first active part(210) and a second active part(220) apply a compensational receiving signal pair, which is corresponds to the input signal, to the output port pair. A third active part(230) and a fourth active part(240) applies the receiving signal pair to the output port pair. A switching part forms a receiving path and a transmitting path.

Abstract translation: 目的：提供一种混合平衡 - 不平衡变换器，以通过用一个变压器替换布置在接收路径和发送路径上的两个变压器来支持接收模式和发送模式。 规定：手动部件（100）包括一个变压器。 变压器通过产生与来自输入部分的输入信号相对应的接收信号对来输出输出端口对。 变压器输出与施加到输出部分对的接收信号对相对应的输出信号。 第一有效部分（210）和第二有效部分（220）将对应于输入信号的补偿接收信号对应用于输出端口对。 第三有效部分（230）和第四有效部分（240）将接收信号对应用于输出端口对。 切换部形成接收路径和发送路径。

公开(公告)号：KR100976626B1

公开(公告)日：2010-08-18

申请号：KR1020080021063

申请日：2008-03-06

Applicant: 한국전자통신연구원

Inventor： 지홍구 ,  김해천 ,  유현규

IPC: H01P5/10

Abstract: 본 발명은 광대역의 수율이 좋은 3D 구조의 광대역 발룬에 관한 것으로서, 일정 간격을 두고 형성된 제1 신호선과 제3 신호선 및 상기 제1 신호선과 상기 제3 신호선을 커플링하는 제1 커플러를 갖는 제1 회로; 및 일정 간격을 두고 형성된 제2 신호선과 제4 신호선 및 상기 제2 신호선과 상기 제4 신호선을 커플링하는 제2 커플러를 갖는 제2 회로를 포함하며, 상기 제1 회로 및 상기 제2 회로는 서로 대칭되는 구조로 형성되고, 상기 제1 신호선과 상기 제2 신호선 사이에 형성된 연결선에 의해 서로 연결함으로써, 기존의 발룬보다 집적도 및 수율이 좋고, 간단하게 3D 구조의 광대역 발룬을 구현할 수 있으므로 집적회로 설계 및 제작을 용이하게 할 수 있다.
광대역 발룬, 3D, 커플링, 신호선, 포트, CMOS.