中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

40 records (took 0.025 seconds)

    Transistorzellen und einen dotierten Bereich aufweisende Halbleitervorrichtung mit breitem Bandabstand
    1.
    发明专利
    Transistorzellen und einen dotierten Bereich aufweisende Halbleitervorrichtung mit breitem Bandabstand 未知

    公开(公告)号：DE102016015738B4

    公开(公告)日：2022-06-02

    申请号：DE102016015738

    申请日：2016-03-09

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SIEMIENIEC RALF ,  PETERS DETHARD

    IPC: H01L27/06 ,  H01L29/161 ,  H01L29/78

    Abstract: Halbleitervorrichtung, umfassend:Transistorzellen (TC) in einem Halbleiterteil (100) aus Siliziumcarbid, wobei die Transistorzellen (TC) elektrisch mit einer Gatemetallisierung (330), einer Sourceelektrode (310) und einer Drainelektrode (320) verbunden sind,einen dotierten Bereich (180) in dem Halbleiterteil (100), wobei der dotierte Bereich (180) elektrisch mit der Sourceelektrode (310) verbunden ist und ein Widerstand des dotierten Bereiches (180) einen negativen Temperaturkoeffizienten hat,ein Zwischenschichtdielektrikum (210), das die Gatemetallisierung (330) von dem dotierten Bereich (180) trennt, wobei die Gatemetallisierung (330) und der dotierte Bereich (180) Elektroden einer zweiten kapazitiven Struktur (452) bilden,eine Drainstruktur (120) in dem Halbleiterteil (100), wobei die Drainstruktur (120) elektrisch die Transistorzellen (TC) mit der Drainelektrode (320) verbindet und einen pn-Übergang (pnx) mit dem dotierten Bereich (180) bildet, und wobei der dotierte Bereich (180) und die Drainstruktur (120) Elektroden einer ersten kapazitiven Struktur (451) bilden.

    6.
    发明专利
    未知

    公开(公告)号：DE102006034599B4

    公开(公告)日：2010-01-21

    申请号：DE102006034599

    申请日：2006-07-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： WEIS BENNO ,  PETERS DETHARD ,  WOELZ MARTIN

    IPC: H01L21/77 ,  H01L21/60 ,  H01L23/544

    Abstract: The method involves preparing a wafer (10), which is rotated around a rotation axis (R) during manufacturing or processing and has many unscattered semiconductor chips and successively arranging many grouping zones (21 to 24) in radial direction to which each section of the wafer is assigned. Each semiconductor chip of the wafer is partly assigned in the grouping areas, where two semiconductor chips, which are assigned to grouping zones, are connected. An independent claim is also included for a method for interconnecting semiconductor chips, which are manufactured on a common wafer.

    TRANSISTORANORDNUNG UND VERFAHREN ZUM MESSEN EINES DURCHLASSWIDERSTANDS EINER TRANSISTORANORDNUNG
    7.
    发明专利
    TRANSISTORANORDNUNG UND VERFAHREN ZUM MESSEN EINES DURCHLASSWIDERSTANDS EINER TRANSISTORANORDNUNG 未知

    公开(公告)号：DE102023128859A1

    公开(公告)日：2025-04-24

    申请号：DE102023128859

    申请日：2023-10-20

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ZENG GUANG ,  PETERS DETHARD

    IPC: H10D30/60 ,  H01L21/66 ,  H01L23/544 ,  H01L23/62

    Abstract: Es wird eine Transistoranordnung offenbart. Die Transistoranordnung umfasst ein erstes Transistorbauelement (1) und ein zweites Transistorbauelement (2), die jeweils einen Lastpfad und einen Steuerknoten (G1, G2) enthalten und die jeweils zumindest teilweise in einem Halbleiterkörper (100) integriert sind, wobei die Lastpfade des ersten Transistorbauelements (1) und des zweiten Transistorbauelements (2) parallel geschaltet sind. Die Transistoranordnung umfasst ferner ein erstes Steuerpad (41), das über einen ersten Widerstand (31) an den Steuerknoten (G1) des ersten Transistorbauelements (1) angeschlossen ist; und ein zweites Steuerpad (42), das an den Steuerknoten (G2) des zweiten Transistorbauelements (2) angeschlossen ist und über einen zweiten Widerstand (32) an das erste Steuerpad (41) angeschlossen ist.

    PASSIVIERUNGSSTRUKTUR ENTHALTENDE HALBLEITERVORRICHTUNG UND HERSTELLUNGSVERFAHREN
    8.
    发明专利
    PASSIVIERUNGSSTRUKTUR ENTHALTENDE HALBLEITERVORRICHTUNG UND HERSTELLUNGSVERFAHREN 未知

    公开(公告)号：DE102019131238A1

    公开(公告)日：2020-06-10

    申请号：DE102019131238

    申请日：2019-11-19

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KONRATH JENS PETER ,  HILSENBECK JOCHEN ,  PETERS DETHARD ,  SALMEN PAUL ,  SCHMIDUTZ TOBIAS ,  SODAN VICE ,  STAHLHUT CHRISTIAN ,  STEINBRENNER JÜRGEN ,  ZIPPELIUS BERND

    IPC: H01L23/31 ,  H01L21/56

    Abstract: Eine Ausführungsform einer Halbleitervorrichtung (100) weist einen Halbleiterkörper (102) auf, der eine erste Hauptoberfläche (104) umfasst. Der Halbleiterkörper (102) enthält eine aktive Vorrichtungszone (106) und eine Randabschlusszone (108), die die aktive Vorrichtungszone (106) zumindest teilweise umgibt. Die Halbleitervorrichtung (100) umfasst ferner eine Kontaktelektrode (110) auf der ersten Hauptoberfläche (104). Die Kontaktelektrode (110) ist mit der aktiven Vorrichtungszone (106) elektrisch verbunden. Die Halbleitervorrichtung (100) enthält ferner eine Passivierungsstruktur (112) auf der Randabschlusszone (108). Die Passivierungsstruktur (112) erstreckt sich lateral in die aktive Vorrichtungszone (106). Die Halbleitervorrichtung (100) enthält ferner eine Kapselungsstruktur (116) auf der Passivierungsstruktur (112). Die Kapselungsstruktur (116) bedeckt einen ersten Rand (118) der Passivierungsstruktur (112) über der Kontaktelektrode (110).

    SIC-GRABEN-TRANSISTORVORRICHTUNG UND VERFAHREN ZU DEREN HERSTELLUNG
    9.
    发明专利
    SIC-GRABEN-TRANSISTORVORRICHTUNG UND VERFAHREN ZU DEREN HERSTELLUNG 未知

    公开(公告)号：DE102019129545A1

    公开(公告)日：2020-05-20

    申请号：DE102019129545

    申请日：2019-10-31

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： AICHINGER THOMAS ,  BERGNER WOLFGANG ,  ELLINGHAUS PAUL ,  ELPELT RUDOLF ,  ESTEVE ROMAIN ,  GRASSE FLORIAN ,  LEENDERTZ CASPAR ,  NIU SHIQUIN ,  PETERS DETHARD ,  SIEMIENIEC RALF ,  ZIPPELIUS BERND

    IPC: H01L29/78 ,  H01L21/336 ,  H01L27/088

    Abstract: Gemäß einer Ausführungsform einer Halbleitervorrichtung (100) umfasst die Vorrichtung (100) Gategräben (104), die in einem SiC-Substrat (102) ausgebildet sind und sich der Länge nach parallel in einer ersten Richtung (x1) erstrecken. Reihen von Sourcegebieten (114) eines ersten Leitfähigkeitstyps sind in dem SiC-Substrat (102) ausgebildet und erstrecken sich der Länge nach parallel in einer zweiten Richtung (x2), die zur ersten Richtung (x1) quer ist. Reihen von Bodygebieten (120) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps sind im SiC-Substrat (102) unter den Reihen von Sourcegebieten (114) ausgebildet. Reihen von Body-Kontaktgebieten (130) des zweiten Leitfähigkeitstyps sind in dem SiC-Substrat (102) ausgebildet. Die Reihen von Body-Kontaktgebieten (130) erstrecken sich der Länge nach parallel in der zweiten Richtung (x2). Erste Abschirmgebiete (138) des zweiten Leitfähigkeitstyps sind in dem SiC-Substrat (102) tiefer als die Reihen der Bodygebiete (120) ausgebildet.

Patent Agency Ranking