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    BIPOLAR TRANSISTOR
    2.
    发明申请
    BIPOLAR TRANSISTOR 审中-公开
    双极型晶体管

    公开(公告)号：WO0157916A3

    公开(公告)日：2002-03-21

    申请号：PCT/EP0100745

    申请日：2001-01-24

    Applicant: INFINEON TECHNOLOGIES AG ,  AUFINGER KLAUS ,  ZEILER MARKUS ,  BOECK JOSEF

    Inventor： AUFINGER KLAUS ,  ZEILER MARKUS ,  BOECK JOSEF

    IPC: H01L21/331 ,  H01L21/8222 ,  H01L27/082 ,  H01L29/06 ,  H01L29/08 ,  H01L29/732 ,  H01L29/73

    CPC classification number: H01L29/42304 ,  H01L29/0692 ,  H01L29/0813

    Abstract: Disclosed is a bipolar transistor (10) . By optimizing the layout, the product of the base collector capacity and the resistance of the collector can be reduced, thereby improving decisive transistor parameters. The bipolar transistor (10) comprises an emitter (E) (20) which is composed of several emitter elements (22,25, 26), several base contacts (B) (40,41) and several collector contacts (C) (50), said elements being used to form transistor layouts arranged according to a certain order. According to the invention, the emitter (20) has at least one closed configuration (21). The at least one emitter configuration (21) defines at least one inner emitter area (27) which can be subdivided into several partial areas (28). At least one of the base contacts (41) is arranged inside (27) the emitter. At least one other base contact (40) and the collector contacts (50) are arranged outside the emitter configuration (21).

    Abstract translation: 公开了一种双极型晶体管（10），其中由布局优化，基极 - 集电极电容和集电极电阻的乘积可以被减小，这导致键晶体管参数的改进。 所述双极型晶体管（10）包括多个发射器元件（22，25，26）形成的发射极（E）（20），多个基极接触的（B）（40，41）和多个收集器触点的（C）（50），所述的 提供了用于形成晶体管的布局元件在一个特定的安排到彼此。 根据本发明，它提供的是，发射器（20）包括至少一个封闭发射器配置（21），其中所述至少一个发射器配置（21），其限定至少一个发射器的内部空间（27），反过来，为（28），多个空间可被划分。 至少所述基极接触（41）中的一个布置在所述发射器的内部空间（27），同时至少一个其它的基极接触（40）和所述发射器配置（21）的外部收集器触点（50）被布置。

    SEMICONDUCTOR STRUCTURE PROVIDED WITH A COMPONENT CAPACITIVELY UNCOUPLED FROM THE SUBSTRATE
    3.
    发明申请
    SEMICONDUCTOR STRUCTURE PROVIDED WITH A COMPONENT CAPACITIVELY UNCOUPLED FROM THE SUBSTRATE 审中-公开
    WITH A衬底能力去耦分量的半导体结构

    公开(公告)号：WO03036723A2

    公开(公告)日：2003-05-01

    申请号：PCT/EP0209705

    申请日：2002-08-30

    Applicant: INFINEON TECHNOLOGIES AG ,  BOECK JOSEF ,  MEISTER THOMAS ,  SCHAEFER HERBERT ,  STENGL REINHARD

    Inventor： BOECK JOSEF ,  MEISTER THOMAS ,  SCHAEFER HERBERT ,  STENGL REINHARD

    IPC: H01L21/762 ,  H01L21/84 ,  H01L27/12 ,  H01L27/06

    CPC classification number: H01L21/84 ,  H01L21/76264 ,  H01L21/76283 ,  H01L27/1203

    Abstract: The invention concerns a semiconductor structure comprising a substrate (10), an insulating layer (14) arranged on one surface of the substrate (10), a layer (18) for components arranged on one surface (16) of the insulating layer (14) opposite the substrate (10), a semiconductor component (30a, 30b) arranged in the layer (18) for components and zone designed for capacitively uncoupling said semiconductor component (30a, 30b) relative to the substrate (10), said zone being formed by a space charge zone (96) formed in a region of the substrate (10) adjacent to the insulating layer (14).

    Abstract translation: 一种半导体结构，包括衬底（10），其被布置在所述基板（10），该表面面向远离所述基板的一个（10）的器件层（18）的一个表面（12）上的绝缘层（14）（16） 在绝缘层（14）设置，半导体装置（30A，30B），其是所述器件层（18）设置，以及用于半导体装置的电容性耦合的区域（30A，30B）在基板（10）的， 通过在形成于基板（10）空间电荷区中的绝缘层（14）区域中的相邻的一个（96）形成。

    METHOD FOR THE PARALLEL PRODUCTION OF AN MOS TRANSISTOR AND A BIPOLAR TRANSISTOR
    4.
    发明申请
    METHOD FOR THE PARALLEL PRODUCTION OF AN MOS TRANSISTOR AND A BIPOLAR TRANSISTOR 审中-公开
    一种MOS晶体管和双极晶体管的并行制造方法

    公开(公告)号：WO03015163A2

    公开(公告)日：2003-02-20

    申请号：PCT/EP0207313

    申请日：2002-07-02

    Applicant: INFINEON TECHNOLOGIES AG ,  BERTHOLD ADRIAN ,  BOECK JOSEF ,  KLEIN WOLFGANG ,  HOLZ JUERGEN

    Inventor： BERTHOLD ADRIAN ,  BOECK JOSEF ,  KLEIN WOLFGANG ,  HOLZ JUERGEN

    IPC: H01L21/8249

    CPC classification number: H01L21/8249

    Abstract: The invention relates to a method for the parallel production of an MOS transistor in an MOS area of a substrate (1) and a bipolar transistor in a bipolar area of said substrate (1). The method comprises the creation of an MOS preconditioning structure in the MOS area, whereby the MOS preconditioning structure contains a region (13) provided for a channel, a gate dielectric (14), a gate electrode layer (15, 19) and a masking layer (21a, 21b, 22) on the gate electrode layer (15, 19). In addition, a bipolar preconditioning structure is created in the bipolar area, said structure comprising a conductive layer (20) and a masking layer (21a, 21b, 22) on the conductive layer (20). To establish a gate electrode and a base connection region, the gate electrode layer (15, 19) and the conductive layer (20) are jointly structured. The invention also relates to the simultaneous creation of isolating spacer layers (30, 31) on lateral walls of the gate electrode layer in the MOS area and on the conductive layer in the bipolar area by the application of a first (30) and second spacer layer (31). The isolating spacer layers define the regions to be doped in the MOS area and isolate a base region and an emitter region in the bipolar area. Finally, the first spacer layer (30) and the second spacer layer (31) are selectively etched in the MOS and bipolar areas.

    Abstract translation: 本发明提供了一种在衬底（1）的MOS区中并联制造MOS晶体管的方法以及在衬底（1）的双极区中的双极晶体管的制造方法。 该方法包括在MOS区中生成MOS准备结构，该MOS准备结构包括为沟道设置的区域（13），栅极电介质（14），栅电极层（15,19）和掩模层（21a， 21b，22）设置在栅电极层（15,19）上。 此外，在双极区中产生双极预备结构，双极区包括导电层（20）上的导电层（20）和掩模层（21a，21b，22）。 为了限定栅极电极和基极端子区域，执行栅极电极层（15,19）和导电层（20）的通用结构化。 该方法还包括通过沉积第一（30）和第二间隔层（31）在MOS区栅电极层和双极导电层的侧壁上同时形成绝缘间隔层（30,31）。 在MOS区中使用绝缘间隔层来定义要掺杂的区域，并且在用于隔离基极区和发射极区的双极区中使用绝缘间隔层。 随后，执行MOS区和双极区中的第一间隔层（30）和第二间隔层（31）的选择性蚀刻。

    8.
    发明专利
    未知

    公开(公告)号：DE10138648A1

    公开(公告)日：2003-03-06

    申请号：DE10138648

    申请日：2001-08-07

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BERTHOLD ADRIAN ,  BOECK JOSEF ,  KLEIN WOLFGANG ,  HOLZ JUERGEN

    IPC: H01L21/8249 ,  H01L27/06

    Abstract: The present invention provides a method for parallel production of an MOS transistor in an MOS area of a substrate and a bipolar transistor in a bipolar area of the substrate. The method comprises generating an MOS preparation structure in the MOS area, wherein the MOS preparation structure comprises an area provided for a channel, a gate dielectric, a gate electrode layer and a mask layer on the gate electrode layer. Further, a bipolar preparation structure is generated in the bipolar area, which comprises a conductive layer and a mask layer on the conductive layer. The mask layer is thinned in the area of the gate electrode. For determining a gate electrode and a base terminal area, common structuring of the gate electrode layer and the conductive layer is performed.

    Mikrowellen-Chipgehäusevorrichtung
    10.
    发明专利
    Mikrowellen-Chipgehäusevorrichtung 未知

    公开(公告)号：DE102015112861A1

    公开(公告)日：2016-02-11

    申请号：DE102015112861

    申请日：2015-08-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SELER ERNST ,  WOJNOWSKI MACIEJ ,  HARTNER WALTER ,  BOECK JOSEF

    IPC: H01L23/04 ,  H01L21/50 ,  H01L21/58 ,  H01L25/065 ,  H01Q23/00

    Abstract: Eine Mikrowellenvorrichtung schließt ein Halbleitergehäuse ein, das einen Mikrowellen-Halbleiterchip und ein dem Halbleitergehäuse zugehöriges Wellenleiter-Bauteil umfasst. Das Wellenleiter-Bauteil ist zur Übertragung eines Mikrowellen-Wellenleitersignals ausgestaltet. Es schließt ein Teil oder mehrere Teile ein. Die Mikrowellenvorrichtung schließt ferner ein Transformator-Element, das zur Umwandlung eines Mikrowellensignals von dem Mikrowellen-Halbleiterchip in das Mikrowellen-Wellenleitersignal oder zur Umwandlung des Mikrowellen-Wellenleitersignals in ein Mikrowellen-Signal für den Mikrowellen-Halbleiterchip ausgestaltet ist, ein.

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