公开(公告)号：KR1020080018554A

公开(公告)日：2008-02-28

申请号：KR1020060080826

申请日：2006-08-25

Applicant: 고려대학교 산학협력단

Inventor： 정해영 ,  김수원

IPC: H03M1/12

CPC classification number: H03M1/361 ,  H03M1/202 ,  H03M2201/1172 ,  H03M2201/194 ,  H03M2201/2216

Abstract: An analog to digital converting apparatus using a digital control comparator, a method thereof, and a pacemaker having the same are provided to reliably realize less power consumption by selectively operating the digital control comparators by bits. An analog to digital converting apparatus includes a plurality of digital control comparators(511~519), a digital to analog converter(520), and a successive approximation logic circuit(530). The digital control comparators sequentially generate bit values from an MSB(Most Significant Bit) by comparing input voltage(Vin) with reference voltages(Vref). The digital to analog converter generates the reference voltages applied to the comparators according to the generated bit values. The successive approximation logic circuit selects the comparator to generate the bit value of the adjacent bit according to the generated bit values, turns on the comparator, and performs a binary search.

Abstract translation: 提供了使用数字控制比较器的模数转换装置，其方法和具有该数字转换装置的起搏器，以便通过以比特选择性地操作数字控制比较器来可靠地实现更少的功耗。 模数转换装置包括多个数字控制比较器（511〜519），数模转换器（520）和逐次逼近逻辑电路（530）。 数字控制比较器通过将输入电压（Vin）与参考电压（Vref）进行比较来顺序地从MSB（最高有效位）产生位值。 数模转换器根据生成的位值产生施加到比较器的参考电压。 逐次逼近逻辑电路根据生成的位值选择比较器以产生相邻位的位值，打开比较器，并执行二进制搜索。

公开(公告)号：KR1020060099307A

公开(公告)日：2006-09-19

申请号：KR1020050020679

申请日：2005-03-11

Applicant: 엘지전자 주식회사

Inventor： 이우열

IPC: H03M1/68

CPC classification number: H03M1/662 ,  H03M1/002 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/615 ,  H03M2201/62 ,  H03M2201/625 ,  H03M2201/814 ,  H03M2201/8152

Abstract: 주파수 특성을 보상하기 위한 보상용 콘덴서의 용량을 줄여 보상용 콘덴서의 면적을 줄이고, 12비트 이상의 고해상도를 가지는 신호를 왜곡됨이 없이 처리하는 MDAC(Multiplying Digital to analog converter)를 제공한다.
SHA(Sampling and Holding Amplifier) 또는 MDAC로부터 입력되는 신호에서 플래쉬 ADC(Analog to digital converter)가 디지털 신호로 변환한 레벨을 감산하는 감산기와, 제 1 바이어스 전압에 따라 정전류가 흐르는 제 1 및 제 2 정전류원과, 상기 제 1 정전류원으로 정전류가 흐르면서 상기 감산기의 출력신호를 캐스코드 증폭하는 제 1 증폭기와, 상기 제 1 증폭기의 증폭이득을 부스팅하여 증가시키는 제 1 및 제 2 부스팅용 증폭기와, 상기 제 2 정전류원으로 정전류가 흐르면서 상기 제 1 증폭기의 증폭신호를 차동 증폭하여 출력단자로 출력하는 제 2 증폭기와, 상기 제 1 및 제 2 증폭기의 사이에 구비되는 제 1 및 제 2 보상용 콘덴서로 이루어지는 것으로 제 1 및 제 2 보상용 콘덴서가 차지하는 면적 및 소모전력을 줄이고, 고해상도의 신호를 왜곡이 발생됨이 없이 처리한다.
MDAC, ADC, 파이프라인 ADC, 보상용 콘덴서, DCL, 감산기, 부스팅용 증폭기

公开(公告)号：KR1020050095694A

公开(公告)日：2005-09-30

申请号：KR1020040020239

申请日：2004-03-25

Applicant: 에스케이하이닉스 주식회사

Inventor： 이종천

IPC: H03M1/48

CPC classification number: H03M1/48 ,  H03M1/18 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/62

Abstract: 본 발명은 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환장치에 관한 것으로서, 특히 N개의 비교기 만으로 N비트의 디지털화된 출력신호를 발생하는 아날로그/디지털 변환기에 관한 것이다.
본 발명 실시예인 N개의 변환부로 구성된 N비트 아날로그/디지털 변환기에 있어서, 상기 각 변환부는 1전압과 제 2전압을 수신 비교하는 비교기; 상기 제 2전압을 발생하는 제2전압 발생부를 구비한다. 상기 제 2전압 발생부는 일정한 전류량을 갖는 정전류원; 상기 정전류원을 수신하는 저항부를 구비하며, 상기 제 1전압은 정전압이며 상기 제2전압은 상기 저항부의 저항치에 의하여 결정된다. 상기 임의의 i번째(i는 1,2,3....i 의 정수) 변환부에 구비된 저항부는 정전류원과 접지사이에 직렬연결된 2
Ni R ,2
N-(i-1) R, 2
N-(i-2) R,
..., 2
N-{i-(i-1)} R의 저항; 상기 접지와 인접한 저항부터 각 저항과 병렬연결된 i-1개의 스위치를 구비하고, 상기 임의의 i번째 변환부에 구비된 비교기의 출력신호는 i+1,i+2,...N번째 변환부에 구비된 정전류원으로 부터 인접한 순서의 i번째 스위치로 공통으로 수신한다. 상기 각 비교기의 포지티브 단자는 상기 제 1전압을 수신하고, 상기 각 비교기의 네가티브 단자는 상기 제 2전압을 수신한다. 상기 제 2전압 발생부는 각 스위치로 수신되는 신호에 따라 상기 스위치를 온/오프해 저항비를 조절하며, 상기 스위치의 동작으로 조절된 저항값과 정전류원을 통해 제 2전압을 생성하며, 상기 정전류원은 모두 동일한 전류값을 갖는 것을 특징으로 하는 아날로그/디지털 변환기.

公开(公告)号：KR101200942B1

公开(公告)日：2012-11-13

申请号：KR1020110103277

申请日：2011-10-10

Applicant: 동국대학교 산학협력단

Inventor： 송민규 ,  김대윤 ,  김영훈 ,  최동귀

IPC: H03M1/12

CPC classification number: H03M1/141 ,  H03M1/121 ,  H03M2201/2216 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/93

Abstract: PURPOSE: An analog-digital converter and a method thereof are provided to increase accuracy by using folding and interpolation. CONSTITUTION: An upper signal processing part(120) generates an upper analog signal by amplifying an analog signal in a preset amplification ratio. A lower signal processing part(130) generates a lower analog signal by amplifying and folding the analog signal through an amplification line including an odd number of amplifiers. A comparison part(140) generates a comparison signal by comparing the upper analog signal and the lower analog signal according to a preset reference voltage. An encoding part(150) generates an upper digital signal by the upper analog signal and a lower digital signal by the lower analog signal according to the comparison signal. The encoding part generates an output signal by adding the upper digital signal and the lower digital signal. [Reference numerals] (110) Input part; (120) Upper signal processing part; (130) Lower signal processing part; (140) Comparison part; (150) Encoding part

Abstract translation: 目的：提供一种模拟数字转换器及其方法，以通过使用折叠和插值来提高精度。 构成：上信号处理部（120）通过以预设的放大率放大模拟信号来生成上模拟信号。 较低信号处理部分（130）通过包括奇数放大器的放大线放大和折叠模拟信号来产生较低的模拟信号。 比较部分（140）通过根据预设的参考电压比较上模拟信号和下模拟信号来产生比较信号。 编码部分（150）根据比较信号通过上模拟信号和较低数字信号通过较低模拟信号产生上数字信号。 编码部分通过将上数字信号和下数字信号相加来产生输出信号。 （附图标记）（110）输入部; （120）上信号处理部分; （130）下信号处理部分; （140）比较部分; （150）编码部分

公开(公告)号：KR101160961B1

公开(公告)日：2012-06-29

申请号：KR1020110038934

申请日：2011-04-26

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  명성민 ,  김효진

IPC: H03M1/12

CPC classification number: H03M1/122 ,  H03M1/002 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/62

Abstract: PURPOSE: An ADC(Analog to Digital Converter) sharing amplifiers between two channels is provided to additionally reduce the number of pre-amplifiers by 50% by applying an interpolation method to flash ADCs. CONSTITUTION: An ADC(Analog to Digital Converter) includes a SHA(Sample-and-Hold Amplifier)(110), a MDAC1(Multiplying Digital to Analog Converter)(120), a MDAC2(130), a FLASH1(140), a FLASH2(150), and a FLASH3(160). The ADC includes an on-chip reference current and voltage generator(170), a digital correction circuit(180) including a divider, and a clock generator(190). Input terminals of the SHA, the MDAC1, and the MDAC2 are composed of two channels. Two channels share only one amplifier. The FLASH1, the FLASH2, and the FLASH3 are composed of a pre-amplifier and a latch. The FLASH1, the FLASH2, and the FLASH3 reduce the number of pre-amplifiers by 50% to consecutively process signals outputted from the SHA, the MDAC1, and the MDAC2 by sharing one pre-amplifier having a DDA(Differential Difference Amplifier) structure.

Abstract translation: 目的：提供两个通道之间的ADC（模/数转换器）共享放大器，通过对闪存ADC应用内插方法，将前置放大器的数量额外减少50％。 组件：ADC（模数转换器）包括一个SHA（采样保持放大器）（110），一个MDAC1（乘法数模转换器）（120），一个MDAC2（130），一个FLASH1（140） FLASH2（150）和FLASH3（160）。 ADC包括片上参考电流和电压发生器（170），包括分频器的数字校正电路（180）和时钟发生器（190）。 SHA，MDAC1和MDAC2的输入端子由两个通道组成。 两个通道只共享一个放大器。 FLASH1，FLASH2和FLASH3由前置放大器和锁存器组成。 FLASH1，FLASH2和FLASH3通过共享一个具有DDA（差分放大器）结构的前置放大器，将前置放大器的数量减少了50％，以连续地处理从SHA，MDAC1和MDAC2输出的信号。

公开(公告)号：KR1020120024278A

公开(公告)日：2012-03-14

申请号：KR1020100087100

申请日：2010-09-06

Applicant: 서강대학교산학협력단

Inventor： 이승훈

IPC: H03M1/12

CPC classification number: H03M1/361 ,  H03M1/002 ,  H03M1/1205 ,  H03M1/18 ,  H03M2201/2216 ,  H03M2201/62

Abstract: PURPOSE: An analog-to-digital converter using a range-scaling method is provided to reduce the number of a reference voltage driving circuit to the half without additional correction on reference voltage using the single reference voltage. CONSTITUTION: Range scaling on the input analog signal of an ADC(Analog-to-Digital Converter) of a pipeline structure is operated using only single reference voltage. An SHA(Sample-and-Hold Amplifier) of an input terminal of the ADC is removed from the input terminal of the ADC. The input analog signal is directly applied on the sampling capacitor of the FLASH1 ADC of input terminal and the MDAC1 of the input terminal. The sampling switch of the FLASH1 ADC and MDAC1 comprise a gate - bootstrapping circuit. The FLASH1 ADC is formed using only a plurality of latches.

Abstract translation: 目的：提供使用范围缩放方法的模数转换器，以将参考电压驱动电路的数量减少到一半，而无需使用单个参考电压对参考电压进行附加校正。 规定：管道结构的ADC（模数转换器）的输入模拟信号的范围缩放仅使用单个参考电压进行操作。 ADC的输入端子的SHA（采样保持放大器）从ADC的输入端子被去除。 输入模拟信号直接施加在输入端子FLASH1 ADC的采样电容和输入端子的MDAC1上。 FLASH1 ADC和MDAC1的采样开关包括一个门自举电路。 FLASH1 ADC仅使用多个锁存器形成。

公开(公告)号：KR1020110042730A

公开(公告)日：2011-04-27

申请号：KR1020090099536

申请日：2009-10-20

Applicant: 인하대학교 산학협력단

Inventor： 윤광섭 ,  김원

IPC: H03M1/12

CPC classification number: H03M1/362 ,  H03M1/1205 ,  H03M1/14 ,  H03M2201/196 ,  H03M2201/2216 ,  H03M2201/2241

Abstract: PURPOSE: An analog to digital converter using partial encoding is provided to eliminate the asynchronous problem between codes due to a bottleneck phenomenon. CONSTITUTION: A voltage distributing unit(100) distributes a reference voltage. A range detector unit(200) generates a control signal. A first frontal amplifying unit(300) amplifies two differential reference voltages and two differential analog signals. A second frontal amplifying unit(400) amplifies two output signals from the first frontal amplifying unit. A comparison unit(700) synchronizes two amplification signals of a frontal amplifier of the second frontal amplifying unit. A switch unit(800) is switched on/off based on four control signals. An upper encoder unit encodes two upper bits of six bits. A lower encoder unit encodes four lower bits of six bits. A synchronization unit(1100) synchronizes the output signals of the upper encoder unit and the lower encoder unit according to a main clock signal.

Abstract translation: 目的：提供使用部分编码的模数转换器，以消除由于瓶颈现象引起的代码间的异步问题。 构成：电压分配单元（100）分配参考电压。 距离检测器单元（200）产生控制信号。 第一正面放大单元（300）放大两个差分参考电压和两个差分模拟信号。 第二正面放大单元（400）放大来自第一正面放大单元的两个输出信号。 比较单元（700）同步第二正面放大单元的正面放大器的两个放大信号。 基于四个控制信号，开关单元（800）被接通/断开。 上编码器单元编码6位的两位高位。 较低的编码器单元编码六位的四位低位。 同步单元（1100）根据主时钟信号同步上编码器单元和下编码器单元的输出信号。

公开(公告)号：KR1020090093145A

公开(公告)日：2009-09-02

申请号：KR1020080018503

申请日：2008-02-28

Applicant: 재단법인서울대학교산학협력재단

Inventor： 김수환 ,  우종관

IPC: H03M1/12 ,  H03M1/66

CPC classification number: H03M1/14 ,  H03M1/361 ,  H03M1/662 ,  H03M2201/2216 ,  H03M2201/6309 ,  H03M2201/76

Abstract: A multiplying digital to analog converter and pipelined analog to a digital converter having the same are provided to obtain a desired value in a first timing by making the pipeline analog digital convertor have high gain in second timing. In a multiplying digital to analog converter and pipelined analog to a digital converter having the same, a sample/hold part(110) receives an analog signal. The sample/hold part produces an analog input signal by performing the sampling and holding calculation. A stage unit(120) receives analog input signal, and the stage part outputs a digital stage output power signal consisting of 1.5 bit or 2 bit. The stage part is divided into a first stage including a multiplying digital to analog converter and a second stage(122b) not including the multiplying digital to analog converter.

Abstract translation: 提供一个乘法数模转换器和流水线模拟到具有该数字转换器的数字转换器，以通过使得流水线模拟数字转换器在第二定时具有高增益来在第一定时中获得期望值。 在乘法数模转换器和具有相同数字转换器的流水线模拟转换器中，采样/保持部分（110）接收模拟信号。 采样/保持部分通过执行采样和保持计算产生模拟输入信号。 舞台单元（120）接收模拟输入信号，舞台部分输出由1.5位或2位组成的数字级输出功率信号。 舞台部分被分为包括乘法数模转换器的第一级和不包括乘法数模转换器的第二级（122b）。

公开(公告)号：KR1020080102561A

公开(公告)日：2008-11-26

申请号：KR1020070049166

申请日：2007-05-21

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 김수환 ,  양한 ,  우종관

IPC: H03M1/12

CPC classification number: H03M1/361 ,  H03M1/002 ,  H03M2201/1172 ,  H03M2201/2216 ,  H03M2201/93

Abstract: A signal converter and a method for converting a signal reduce power consumption and a layout area by applying a sharing technique and a switching technique together. A signal converter(100) includes a first amplifier always maintaining the active state, and a third amplifier maintaining the active state in a first phase and a second amplifier maintaining the active state in a second phase. While a plurality of first capacitors(C1) sample the input signal in the first phase, the serially connected first amplifier and the third amplifier amplify the voltage generated by the first voltage set. While a plurality of second capacitors(C2) sample the output voltage of the second amplifier in the second phase, the serially connected first amplifier and the second amplifier amplify the voltage generated by the second voltage set.

Abstract translation: 信号转换器和用于转换信号的方法通过共享技术和切换技术共同地降低功耗和布局面积。 信号转换器（100）包括总是维持有效状态的第一放大器和保持第一相位中的有效状态的第三放大器和保持第二阶段的激活状态的第二放大器。 当多个第一电容器（C1）在第一相中对输入信号进行采样时，串联的第一放大器和第三放大器放大由第一电压组产生的电压。 当多个第二电容器（C2）在第二相中对第二放大器的输出电压进行采样时，串联的第一放大器和第二放大器放大由第二电压组产生的电压。

公开(公告)号：KR101626078B1

公开(公告)日：2016-06-02

申请号：KR1020150028204

申请日：2015-02-27

Applicant: 서울시립대학교 산학협력단 ,  주식회사 레커스

Inventor： 최중호 ,  송승흔 ,  박철규 ,  박성준

IPC: H03M1/12 ,  H03M1/36

CPC classification number: H03M1/1245 ,  H03M1/002 ,  H03M1/1009 ,  H03M1/36 ,  H03M2201/2216

Abstract: 본발명의실시형태에따른알고리즘아날로그-디지털변환기는, 하나의연산증폭기및 복수의커패시터를포함하며, 아날로그입력신호를샘플링, 홀딩및 증폭하여아날로그샘플신호를출력하는샘플링회로와, 연산증폭기의출력신호를디지털신호로변환하는플래시아날로그-디지털변환회로와, 플래시아날로그-디지털변환회로가생성한디지털신호의에러를보정하는디지털에러보정회로를포함하며, 샘플링회로는, 아날로그입력신호를샘플링및 홀딩하는동안샘플앤 홀드회로로동작하며, 아날로그입력신호를증폭하는동안멀티플라잉디지털-아날로그변환회로로동작하며, 아날로그입력회로를샘플링하는동안연산증폭기를리셋한다.

Abstract translation: 本发明提供了一种降低功耗和电路面积的算法模拟数字转换器，同时实现了优异的性能。 根据本发明的一个实施例，算法模拟数字转换器包括：采样电路，包括一个运算放大器和多个电容器，采样，保持和放大模拟输入信号以输出模拟采样信号; 闪存模拟数字转换电路，将运算放大器的输出信号转换为数字信号; 以及数字纠错电路，其校正由闪存模拟数字转换电路产生的数字信号的误差。 采样电路在采样和保持模拟输入信号时作为采样和保持电路工作，同时放大模拟输入信号作为倍增数模转换电路，并在模拟输入采样时复位运算放大器 信号。