公开(公告)号：DE112022005536B4

公开(公告)日：2025-03-06

申请号：DE112022005536

申请日：2022-11-22

Applicant: IBM

Inventor： XIE RUILONG ,  CHOI KISIK ,  GHOSH SOMNATH ,  MUKESH SAGARIKA ,  CHU ALBERT ,  YOUNG ALBERT ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  BU HUIMING ,  ZHAO KAI ,  ARNOLD JOHN CHRISTOPHER ,  ANDERSON BRENT ,  GUO DECHAO

IPC: H01L23/528 ,  H01L21/768 ,  H10D84/83 ,  H10D84/85

Abstract: Einheit (400), aufweisend:eine erste Verbindungsstruktur (470);eine zweite Verbindungsstruktur (490);eine erste Zelle (C1), welche einen ersten Transistor (420-2; 420-3) aufweist;eine zweite Zelle (C2; C3), welche einen zweiten Transistor (420-1; 420-4) aufweist, wobei der erste und der zweite Transistor (420-2, 420-1; 420-3, 420-4) ein Gabelblatt-Feldeffekttransistor-Paar mit einer dielektrischen Wand (417) umfassen, die zwischen dem ersten und dem zweiten Transistor angeordnet ist, wobei eine Breite der dielektrischen Wand einen Abstand von Zelle zu Zelle zwischen der ersten und der zweiten Zelle definiert;einen ersten Kontakt (460; 461), welcher ein Source/Drain-Element (422; 424) des ersten Transistors mit der ersten Verbindungsstruktur verbindet; undeinen zweiten Kontakt (481; 482), welcher ein Source/Drain-Element (422; 424) des zweiten Transistors mit der zweiten Verbindungsstruktur verbindet;wobei die erste Zelle in Nachbarschaft zu der zweiten Zelle angeordnet ist, wobei der erste Transistor in Nachbarschaft zu dem zweiten Transistor angeordnet ist; undwobei die erste und die zweite Zelle zwischen der ersten und der zweiten Verbindungsstruktur angeordnet sind.

公开(公告)号：DE112023001459T5

公开(公告)日：2025-01-02

申请号：DE112023001459

申请日：2023-02-10

Applicant: IBM

Inventor： XIE RUILONG ,  LOUBET NICOLAS JEAN ,  FROUGIER JULIEN ,  GUO DECHAO

IPC: H10D84/85 ,  H10D62/10

Abstract: Halbleiterstruktur aufweisend eine erste gestapelte Transistorstruktur, aufweisend eine obere Einheit direkt über eine untere Einheit gestapelt, und eine zweite gestapelte Transistorstruktur benachbart zu dem ersten gestapelten Transistor, wobei der zweite gestapelte Transistor eine obere Einheit direkt über eine untere Einheit gestapelt aufweist, wobei die obere Einheit der ersten gestapelten Transistorstruktur und die obere Einheit der zweiten gestapelten Transistorstruktur aus unterschiedlichen Gate-Dielektrikummaterialien gebildet sind, und wobei die untere Einheit der ersten gestapelten Transistorstruktur und die untere Einheit der zweiten gestapelten Transistorstruktur aus unterschiedlichen Gate-Dielektrikummaterialien gebildet sind.

公开(公告)号：DE112012003020B4

公开(公告)日：2020-12-24

申请号：DE112012003020

申请日：2012-03-06

Applicant: IBM

Inventor： YUAN JUN ,  GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON

IPC: H01L21/336 ,  H01L21/8238 ,  H01L27/092

Abstract: Verfahren zum Ausbilden einer Halbleiterstruktur, das aufweist:Ausbilden eines Gate-Hohlraums (25A, 25B), der seitlich von einer dielektrischen Planarisierungsschicht (60) umgeben ist, auf einem Halbleitersubstrat (8), wobei eine obere Fläche des Halbleitersubstrats (8) an einem Boden des Gate-Hohlraums (60) freigelegt ist;Ausbilden einer Gate-Dielektrikumschicht (31A, 31B) in dem Gate-Hohlraum (60);Ausbilden zumindest eines planaren Austrittsarbeits-Materialabschnitts, der eine oberste Fläche aufweist, die gegenüber einer obersten Fläche der dielektrischen Planarisierungsschicht (60) auf der Gate-Dielektrikumschicht (32L, 31A, 31B) in dem Gate-Hohlraum (60) vertieft ist;wobei jeder des zumindest einen planaren Austrittsarbeits-Materialabschnittes (34, 36A; 36B) durch anisotrope Abscheidung der Austrittsarbeits-Materialschicht (34L, 36L) ausgebildet ist,wobei die vertikalen Abschnitte der Austrittsarbeits-Materialschicht eine Dicke aufweisen, die zumindest das Dreifache einer Dicke der vertikalen Abschnitte der Austrittsarbeits-Materialschicht beträgt,wobei die vertikalen Abschnitte der Austrittsarbeits-Materialschicht und obere Abschnitte von horizontalen Abschnitten der Austrittsarbeits-Materialschicht durch eine isotrope Ätzung entfernt werden,undFüllen des Gate-Hohlraums (60) mit einer Metallschicht (38L, 40L), die mit dem zumindest einen planaren Austrittsarbeits-Materialabschnitt (34, 36A; 36B) in Kontakt steht.

公开(公告)号：DE112012001089B4

公开(公告)日：2016-01-28

申请号：DE112012001089

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: Verfahren zum Ausbilden einer Halbleiterstruktur, wobei das Verfahren aufweist: Ausbilden einer verspannungsinduzierenden Schicht über einer oder mehreren teilfertigen Feldeffekttransistor(FET)-Einheiten, die über einem Substrat angeordnet sind, wobei die eine oder die mehreren teilfertigen FET-Einheiten Opfer-Dummy-Gate-Strukturen beinhalten; Planarisieren der verspannungsinduzierenden Schicht und Entfernen der Opfer-Dummy-Gate-Strukturen; im Anschluss an das Planarisieren der verspannungsinduzierenden Schicht und das Entfernen der Opfer-Dummy-Gate-Strukturen ein Durchführen einer Ultraviolett(UV)-Härtung der verspannungsinduzierenden Schicht, um einen Wert einer durch die verspannungsinduzierende Schicht auf Kanalbereiche der einen oder mehreren teilfertigen FET-Einheiten aufgebrachten Ausgangsverspannung zu erhöhen; und Füllen von Gräben, die durch das Entfernen der Opfer-Dummy-Gate-Strukturen definiert worden sind, mit einer oder mehreren Metall-Gate-Schichten, wobei die UV-Härtung vor dem Füllen der Gräben mit der einen oder den mehreren Metall-Gate-Schichten durchgeführt wird, um zu bewirken, dass die spannungsinduzierende Schicht und die Gräben ein trapezförmiges Profil annehmen.

公开(公告)号：DE102012218580B4

公开(公告)日：2015-01-22

申请号：DE102012218580

申请日：2012-10-11

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/51 ,  H01L29/786

Abstract: Verfahren zum Fertigen eines Transistors, aufweisend: Bereitstellen eines Wafers, der eine Halbleiterschicht (14) aufweist, die eine Isolatorschicht (18) aufweist, die auf der Halbleiterschicht (14) angeordnet ist, wobei in der Isolatorschicht (14) Öffnungen (18a) ausgebildet sind, um eine Oberfläche der Halbleiterschicht (14) freizulegen, wobei jede Öffnung (18a) über einer Position in der Halbleiterschicht (14) gebildet ist, an der ein Transistorkanal (15) in der Halbleiterschicht (14) entsteht, der unter einem Gate-Stapel (20, 22) angeordnet ist; Abscheiden zumindest einer Schicht (20, 22), um die freigelegte Oberfläche der Halbleiterschicht (14) zu bedecken; und Implantieren von Kohlenstoff durch die zumindest eine Schicht (20, 22), um in einem oberen Abschnitt der Halbleiterschicht (14) einen mit Kohlenstoff implantierten Bereich (15) auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen, wobei die Isolatorschicht (18) eine Middle-of-Line-Isolatorschicht ist, wobei die zumindest eine Schicht (20, 22) auch auf Seitenwänden der Öffnung (18a) der Middle-of-Line-Isolatorschicht gebildet ist, und wobei die zumindest eine Schicht (20, 22) aus einer Gate-Isolatorschicht und einer Gate-Metallschicht (22), die über der Gate-Isolatorschicht (20) liegt, besteht.

公开(公告)号：GB2504160B

公开(公告)日：2014-10-29

申请号：GB201221564

申请日：2012-11-30

Applicant: IBM

Inventor： CAI MING ,  YEH CHUN-CHEN ,  GUO DECHAO ,  KERBER PRANITA

IPC: H01L29/78

公开(公告)号：DE112012004134T5

公开(公告)日：2014-06-26

申请号：DE112012004134

申请日：2012-10-26

Applicant: IBM

Inventor： BRODSKY MARY JANE ,  CAI MING ,  GUO DECHAO ,  HENSON WILLIAM K ,  NARASIMHA SHREESH ,  LIANG YUE ,  SONG LIYANG ,  WANG YANFENG ,  YEH CHUN-CHEN

IPC: H01L29/786

Abstract: Eine Struktur beinhaltet ein Substrat; einen Transistor, der über dem Substrat angeordnet ist, wobei der Transistor eine Finne aufweist, die aus Silicium besteht, das mit Kohlenstoff implantiert ist; und eine Schicht eines Gate-Dielektrikums und eine Schicht eines Gate-Metalls, die über einem Abschnitt der Finne liegen, der einen Kanal des Transistors definiert. In der Struktur wird eine Kohlenstoffkonzentration innerhalb der Finne so gewählt, dass eine gewünschte Schwellenspannung des Transistors erreicht wird. Darüber hinaus werden Verfahren zum Fertigen eines FinFET-Transistors offenbart. Zudem wird ein planarer Transistor mit einer mit Kohlenstoff implantierten Wanne offenbart, wobei die Kohlenstoffkonzentration innerhalb der Wanne so gewählt wird, dass eine gewünschte Schwellenspannung des Transistors erreicht wird.

公开(公告)号：GB2493463B

公开(公告)日：2014-06-25

申请号：GB201214280

申请日：2011-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  OLDIGES PHILIP ,  CHEN TZE-CHIANG ,  WANG YANFENG

IPC: H01L29/51 ,  H01L21/28 ,  H01L29/49

Abstract: A gate stack structure for field effect transistor (FET) devices includes a nitrogen rich first dielectric layer formed over a semiconductor substrate surface; a nitrogen deficient, oxygen rich second dielectric layer formed on the nitrogen rich first dielectric layer, the first and second dielectric layers forming, in combination, a bi-layer interfacial layer; a high-k dielectric layer formed over the bi-layer interfacial layer; a metal gate conductor layer formed over the high-k dielectric layer; and a work function adjusting dopant species diffused within the high-k dielectric layer and within the nitrogen deficient, oxygen rich second dielectric layer, and wherein the nitrogen rich first dielectric layer serves to separate the work function adjusting dopant species from the semiconductor substrate surface.

公开(公告)号：DE112012003981T5

公开(公告)日：2014-06-18

申请号：DE112012003981

申请日：2012-09-14

Applicant: IBM

Inventor： CARTIER EDUARD A ,  WANG YANFENG ,  WONG KEITH K H ,  GREENE BRIAN J ,  GUO DECHAO ,  WANG GAN

IPC: H01L21/00

Abstract: Es werden FinFET-Strukturen und Verfahren zum Fertigen der FinFET-Strukturen offenbart. Das Verfahren beinhaltet ein Durchführen eines Sauerstofftemperprozesses an einem Gate-Stapel einer FinFET-Struktur, um eine Vt-Verschiebung hervorzurufen. Der Sauerstofftemperprozess wird nach einem Abtragen der Seitenwand und nach einer Silicidierung durchgeführt. Eine Struktur weist eine Vielzahl von Finnenstrukturen auf, die aus einer Halbleiterdünnschicht strukturiert worden sind. Die Struktur weist des Weiteren einen Gate-Stapel auf, der die Vielzahl von Finnenstrukturen umhüllt. Der Gate-Stapel beinhaltet ein dielektrisches High-k-Material, das einer seitlichen Sauerstoffdiffusion unterzogen wird, um eine Vt-Verschiebung des Gate-Stapels hervorzurufen.

公开(公告)号：GB2503848A

公开(公告)日：2014-01-08

申请号：GB201318709

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/8232 ,  H01L29/78

Abstract: A method of forming a semiconductor structure includes forming a stress inducing layer over one or more partially completed field effect transistor (FET) devices disposed over a substrate, the one or more partially completed FET devices including sacrificial dummy gate structures; planarizing the stress inducing layer and removing the sacrificial dummy gate structures; and following the planarizing the stress inducing layer and removing the sacrificial dummy gate structures, performing an ultraviolet (UV) cure of the stress inducing layer so as to enhance a value of an initial applied stress by the stress inducing layer on channel regions of the one or more partially completed FET devices.