公开(公告)号：BRPI1007604A2

公开(公告)日：2016-02-16

申请号：BRPI1007604

申请日：2010-04-22

Applicant: IBM

Inventor： GREENE BRIAN J ,  NOWAK EDWARD J ,  MACIEJEWSKI EDWARD P ,  CHUDZIK MICHAEL P ,  NA MYUNG-HEE ,  HAN SHU-JEN ,  HENSON WILLIAM K ,  YU XIAOJUN ,  LIANG YUE

IPC: H01L21/283 ,  H01L29/49

公开(公告)号：GB2511002B

公开(公告)日：2016-01-06

申请号：GB201408617

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L27/06

Abstract: Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

公开(公告)号：GB2510058B

公开(公告)日：2015-11-25

申请号：GB201322674

申请日：2012-05-07

Applicant: IBM

Inventor： CHEN ZHIHONG ,  FRANKLIN AARON D ,  HAN SHU-JEN ,  HANNON JAMES BOWLER ,  SAENGER KATHERINE L ,  TULEVSKI GEORGE STOJAN

IPC: H01L29/423 ,  B82Y10/00 ,  B82Y30/00 ,  H01L29/16 ,  H01L29/49 ,  H01L29/786 ,  H01L51/00

Abstract: Transistor devices having nanoscale material-based channels (e.g., carbon nanotube or graphene channels) and techniques for the fabrication thereof are provided. In one aspect, a transistor device is provided. The transistor device includes a substrate; an insulator on the substrate; a local bottom gate embedded in the insulator, wherein a top surface of the gate is substantially coplanar with a surface of the insulator; a local gate dielectric on the bottom gate; a carbon-based nanostructure material over at least a portion of the local gate dielectric, wherein a portion of the carbon-based nanostructure material serves as a channel of the device; and conductive source and drain contacts to one or more portions of the carbon-based nanostructure material on opposing sides of the channel that serve as source and drain regions of the device.

公开(公告)号：GB2504434B

公开(公告)日：2015-07-22

申请号：GB201320100

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L27/108 ,  H01L29/417 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786 ,  H01L51/05

公开(公告)号：DE112012001732T5

公开(公告)日：2014-04-10

申请号：DE112012001732

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/336 ,  H01L27/108

Abstract: Eine Einheit und ein Verfahren zur Fertigung von Einheiten beinhaltet ein Ausbilden (202) einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat und ein Strukturieren (212) eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine halbleitende Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist. Eine dielektrische Isolationsschicht, die über dem Stapel ausgebildet wird, wird geöffnet (216), um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren. Die Vertiefungen werden geätzt (218), um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die halbleitende Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen. Ein leitfähiges Material wird in den Hohlräumen abgeschieden (224), um selbstausgerichtete Source- und Drain-Bereiche auszubilden.

公开(公告)号：DE112012001825T5

公开(公告)日：2014-02-13

申请号：DE112012001825

申请日：2012-05-07

Applicant: IBM

Inventor： CHEN ZHIHONG ,  FRANKLIN AARON DANIEL ,  HAN SHU-JEN ,  HANNON JAMES BOWLER ,  SAENGER KATHERINE L ,  TULEVSKI GEORGE S

IPC: H01L29/16

Abstract: Es werden Transistor-Einheiten mit Kanälen auf der Grundlage von Material im Nanobereich (z. B. Kohlenstoff-Nanoröhren-Kanäle oder Graphen-Kanäle) sowie Techniken zur Herstellung derselben bereitgestellt. In einem Aspekt wird eine Transistor-Einheit bereitgestellt. Die Transistor-Einheit beinhaltet ein Substrat; einen Isolator auf dem Substrat; ein lokales unteres Gate, das in dem Isolator eingebettet ist, wobei eine Oberseite des Gates im Wesentlichen koplanar mit einer Oberfläche des Isolators ist; ein lokales Gate-Dielektrikum auf dem unteren Gate; ein Nanostruktur-Material auf der Grundlage von Kohlenstoff über wenigstens einem Anteil des lokalen Gate-Dielektrikums, wobei ein Anteil des Nanostruktur-Materials auf der Grundlage von Kohlenstoff als ein Kanal der Einheit dient; sowie leitfähige Source- und Drain-Kontakte an einem oder mehreren Anteilen des Nanostruktur-Materials auf der Grundlage von Kohlenstoff auf entgegengesetzten Seiten des Kanals, die als Source- und Drain-Bereiche der Einheit dienen.

公开(公告)号：DE102012218580A1

公开(公告)日：2013-04-18

申请号：DE102012218580

申请日：2012-10-11

Applicant: IBM

Inventor： YUAN JUN ,  GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

Abstract: Ein Verfahren beinhaltet ein Bereitstellen eines Wafers, der eine Halbleiterschicht aufweist, die eine Isolatorschicht aufweist, die auf der Halbleiterschicht angeordnet ist. In der Isolatorschicht werden Öffnungen ausgebildet, um eine Oberfläche der Halbleiterschicht freizulegen, wobei jede Öffnung einer Stelle entspricht, an der ein Transistorkanal in der Halbleiterschicht entsteht, der unter einem Gate-Stapel angeordnet ist. Das Verfahren beinhaltet des Weiteren ein Abscheiden einer Gate-Isolatorschicht mit hoher Dielektrizitätskonstante, um die freigelegte Oberfläche der Halbleiterschicht und Seitenwände der Isolatorschicht zu bedecken; Abscheiden einer Gate-Metallschicht, die über der Gate-Isolatorschicht mit hoher Dielektrizitätskonstante liegt; und Implantieren von Kohlenstoff durch die Gate-Metallschicht und die darunterliegende Gate-Isolatorschicht mit hoher Dielektrizitätskonstante, um in einem oberen Abschnitt der Halbleiterschicht einen mit Kohlenstoff implantierten Bereich auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen.

公开(公告)号：CA2750215A1

公开(公告)日：2010-11-04

申请号：CA2750215

申请日：2010-04-22

Applicant: IBM

Inventor： GREENE BRIAN J ,  CHUDZIK MICHAEL P ,  HAN SHU-JEN ,  HENSON WILLIAM K ,  LIANG YUE ,  MACIEJEWSKI EDWARD P ,  NA MYUNG-HEE ,  NOWAK EDWARD J ,  YU XIAOJUN

IPC: H01L21/71 ,  H01L21/77 ,  H01L27/085 ,  H01L27/098

Abstract: Multiple types of gate stacks (100,..., 600) are formed on a doped semiconductor well. A high dielectric constant (high-k) gate dielectric (30L) is formed on the doped semiconductor well (22, 24). A metal gate layer (42L) is formed in one device area, while the high-k gate dielectric is exposed in other device areas (200, 400, 500, 600). Threshold voltage adjustment oxide layers having different thicknesses are formed in the other device areas. A conductive gate material layer (72L) is then formed over the threshold voltage adjustment oxide layers. One type of field effect transistors includes a gate dielectric including a high-k gate dielectric portion. Other types of field effect transistors include a gate dielectric including a high-k gate dielectric portion and a first threshold voltage adjustment oxide portions having different thicknesses. Field effect transistors having different threshold voltages are provided by employing different gate dielectric stacks and doped semiconductor wells having the same dopant concentration.

公开(公告)号：DE112017000209B4

公开(公告)日：2021-09-30

申请号：DE112017000209

申请日：2017-02-22

Applicant: IBM

Inventor： FALK ABRAM ,  FARMER DAMON BROOKS ,  HAN SHU-JEN

IPC: G01N21/63 ,  C01B32/05 ,  G01J3/12 ,  G01J3/36 ,  H01L27/14 ,  H01L51/00 ,  H01L51/44

Abstract: Verfahren zum Bilden eines Detektors, das aufweist:paralleles Ausrichten von halbleitenden Kohlenstoff-Nanoröhrchen auf einem Substrat, um eine Nanoröhrchenschicht zu bilden;Schneiden der ausgerichteten halbleitenden Kohlenstoff-Nanoröhrchen in der Nanoröhrchenschicht auf eine einheitliche Länge entsprechend einer Detektionsfrequenz; undBilden von Metallkontakten an gegenüberliegenden Enden der Nanoröhrchenschicht,wobei das Ausrichten der Mehrzahl von halbleitenden Kohlenstoff-Nanoröhrchen ein Anordnen der Mehrzahl von halbleitenden Kohlenstoff-Nanoröhrchen nebeneinander mit einer axialen Richtung umfasst, die senkrecht zu einer gemeinsamen Achse des ersten und des zweiten Metallkontakts verläuft.

公开(公告)号：DE112017000209T5

公开(公告)日：2018-08-23

申请号：DE112017000209

申请日：2017-02-22

Applicant: IBM

Inventor： FALK ABRAM ,  FARMER DAMON BROOKS ,  HAN SHU-JEN

IPC: G01N21/63

Abstract: Detektoren und Verfahren zum Bilden derselben beinhalten ein paralleles Ausrichten von halbleitenden Kohlenstoff-Nanoröhrchen auf einem Substrat, um eine Nanoröhrchenschicht zu bilden. Die ausgerichteten halbleitenden Kohlenstoff-Nanoröhrchen in der Nanoröhrchenschicht werden auf eine einheitliche Länge entsprechend einer Detektionsfrequenz geschnitten. Metallkontakte sind an gegenüberliegenden Enden der Nanoröhrchenschicht ausgebildet.