公开(公告)号：KR1020140127458A

公开(公告)日：2014-11-04

申请号：KR1020130045701

申请日：2013-04-24

Applicant: 한국과학기술원

Inventor： 조성환 ,  김광석

IPC: H03K5/13 ,  H03M1/10

CPC classification number: G04F10/005 ,  G04F10/10 ,  H03K5/13 ,  H03M1/0621 ,  H03M1/1028 ,  H03M2201/6107 ,  H03M2201/615

Abstract: 제안된시간증폭기는지연부및 합산부를포함한다. 지연부는외부의시간입력펄스(Pulse)를수신하고, 수신된외부펄스를지연시켜적어도하나의지연펄스를출력한다. 합산부는적어도하나의지연펄스와외부의시간입력펄스를수신하고합산하여펄스트레인(Pulse train)을출력한다. 이경우, 지연부에수신되는외부의시간입력펄스는시간축기반의신호처리기술을이용하여외부신호를시간축상에펄스폭으로변환된펄스(Pulse)를의미하고, 이와같이변환된신호를시간지연시켜합산한후 펄스트레인을구성하는시간증폭기를구현하면증폭기의증폭률정확도를높이고, 증폭률을가변할수 있으며입력범위의제한을받지않을수 있다.

Abstract translation: 建议的时间放大器包括延迟单元和累加单元。 延迟单元接收外部时间输入脉冲，并通过延迟所接收的外部脉冲输出至少一个延迟脉冲。 累加单元接收至少一个延迟脉冲和外部时间输入脉冲，并通过将接收的脉冲相加来输出脉冲序列。 在这种情况下，在延迟单元中接收的外部时间输入脉冲是指使用基于时间轴的信号处理技术通过使用时间轴上的脉冲宽度转换的外部信号而获得的脉冲。 放大器的放大率的精度通过在经过转换的信号随时间延迟后形成包括脉冲串的时间放大器而被增加。 放大率改变，输入范围的限制被去除。

公开(公告)号：KR1020130095993A

公开(公告)日：2013-08-29

申请号：KR1020120017457

申请日：2012-02-21

Applicant: 금오공과대학교 산학협력단

Inventor： 어지훈 ,  장영찬

IPC: H03M1/12 ,  H03M1/64 ,  H03K5/08

CPC classification number: H03M1/64 ,  H03K5/08 ,  H03M1/0602 ,  H03M2201/2338 ,  H03M2201/615

Abstract: PURPOSE: A time-domain comparison apparatus using an input offset compensation technique is provided to secure the time delay difference by forming a delay line of a voltage control delay converting unit into two stages for easily removing the analog noise. CONSTITUTION: A time-domain comparison unit (100) includes a voltage control delay converting unit, a time amplifier, and an electronic magazine phase detection unit. The voltage control delay converting unit receives a first input signal, a second input signal, and a clock signal, and outputs a first output signal and a second output signal. The time amplifier receives the first and second output signals, and outputs a third output signal and a fourth output signal. The electronic magazine phase detection unit receives the third and fourth output signals, and outputs a fifth output signal and a sixth output signal. A finite-state machine unit (200) receives the fifth and sixth output signals, and outputs a first output bus. [Reference numerals] (AA) First output bus; (BB) First input signal; (CC) Fifth output signal; (DD) Clock signal; (EE) Sixth output signal; (FF) Second input signal

Abstract translation: 目的：提供一种使用输入偏移补偿技术的时域比较装置，通过将电压控制延迟转换单元的延迟线形成两级，以便容易地去除模拟噪声来确保时间延迟差。 构成：时域比较单元（100）包括电压控制延迟转换单元，时间放大器和电子盒相位检测单元。 电压控制延迟转换单元接收第一输入信号，第二输入信号和时钟信号，并输出第一输出信号和第二输出信号。 时间放大器接收第一和第二输出信号，并输出第三输出信号和第四输出信号。 电子仓相位检测单元接收第三和第四输出信号，并输出第五输出信号和第六输出信号。 有限状态机单元（200）接收第五和第六输出信号，并输出第一输出总线。 （附图标记）（AA）第一输出总线; （BB）第一输入信号; （CC）第五输出信号; （DD）时钟信号; （EE）第六输出信号; （FF）第二输入信号

公开(公告)号：KR101293057B1

公开(公告)日：2013-08-05

申请号：KR1020120025574

申请日：2012-03-13

Applicant: 동국대학교 산학협력단

Inventor： 송민규 ,  김대윤

IPC: H03M1/12 ,  H04N5/3745

CPC classification number: H03M1/56 ,  H03M1/0607 ,  H03M2201/23 ,  H03M2201/32 ,  H03M2201/615 ,  H03M2201/6372 ,  H04N5/3745

Abstract: PURPOSE: A comparator, an analog-to-digital (A/D) converter, a ramp signal slope compensating circuit, a complementary metal-oxide semiconductor (CMOS) image sensor containing the circuit, and a ramp signal slope compensating method in accordance with the above are provided to prevent the slope ratio of a fine ramp signal to a coarse ramp signal from being distorted due to the slope change of the fine ramp signal and to improve linearity of A/D conversion. CONSTITUTION: An A/D converter (10) includes an amplifier, a comparator (12), a first memory part (16), and a second memory part (18). The amplifier receives a pixel voltage, a reference voltage, a fine ramp voltage, and a coarse ramp voltage. The comparator is equipped with a switch, which is connected between a coarse ramp voltage input terminal receiving coarse ramp voltage input and the amplifier, and a capacitor. One end of the capacitor is connected between the switch and the amplifier, and the other end is connected to a ground voltage. The first memory part stores the most significant bit among 1 least significant bit (LSB) for the coarse ramp voltage. The second memory part stores the least significant bit among 1 LSB for the coarse ramp voltage. [Reference numerals] (12) Comparator; (14) Sink block part; (16) First memory part; (18) Second memory part; (21) Fine ramp generator; (22) Coarse ramp generator; (30) N bit counter

Abstract translation: 目的：比较器，模数（A / D）转换器，斜坡信号斜率补偿电路，含有电路的互补金属氧化物半导体（CMOS）图像传感器，以及根据 提供上述方式以防止精细斜坡信号与粗斜坡信号的斜率比由于精细斜坡信号的斜率变化而失真并提高A / D转换的线性度。 构成：A / D转换器（10）包括放大器，比较器（12），第一存储器部分（16）和第二存储器部分（18）。 放大器接收像素电压，参考电压，精细斜坡电压和粗斜坡电压。 比较器配有开关，连接在接收粗斜坡电压输入的粗斜坡电压输入端子和放大器之间，以及电容器。 电容器的一端连接在开关和放大器之间，另一端连接到接地电压。 第一个存储器部分存储粗斜坡电压的1个最低有效位（LSB）中的最高有效位。 第二存储器部分存储粗略斜坡电压的1 LSB中的最低有效位。 （附图标记）（12）比较器 （14）槽块部分; （16）第一记忆部分; （18）第二记忆部分; （21）细斜坡发生器; （22）粗斜坡发生器; （30）N位计数器

公开(公告)号：KR1020130013827A

公开(公告)日：2013-02-06

申请号：KR1020110075673

申请日：2011-07-29

Applicant: 김도율

Inventor： 조해성

IPC: H03M1/12

CPC classification number: H03M1/0607 ,  H03M1/12 ,  H03M2201/615 ,  H03M2201/622

Abstract: PURPOSE: A method of minimizing digital peak is provided to ignore meaningless peak which is mostly not recognized to people, thereby secure large gain corresponding to environment. CONSTITUTION: Gain is set up as the predetermined first gain level(S11). Generation of peak is sensed during an analog-digital conversion process(S12). Necessity of reducing the gain is determined by inspecting the peak generation(S13,S14). When necessity of the gain reduction is determined, the gain is decreased to the predetermined gain regulation width in the second gain level, which is lower than the first gain level(S15). Until gain reduction is decided to be unnecessary, the steps are repetitively performed. [Reference numerals] (S11) Setting up gain as a first gain level; (S12) Sensing the generation of peak; (S13) Checking a gain control policy by the sensed peak generation information; (S14) Determining the necessity of controlling the gain; (S15) Reducing the gain as a second gain level; (S16) Maintaining the set gain

Abstract translation: 目的：提供一种最小化数字峰值的方法来忽略大多数人不认识的无意义峰值，从而确保与环境相对应的大增益。 构成：增益设定为预定的第一增益电平（S11）。 在模拟数字转换处理期间感测到峰值的产生（S12）。 通过检查峰值生成来确定降低增益的必要性（S13，S14）。 当确定增益减小的必要性时，增益降低到低于第一增益电平的第二增益电平中的预定增益调节宽度（S15）。 直到减少增益被决定为不必要，重复执行这些步骤。 （附图标记）（S11）将增益设定为第一增益水平; （S12）感测峰的产生; （S13）通过感测到的峰值生成信息来检查增益控制策略; （S14）确定控制增益的必要性; （S15）将增益减小为第二增益电平; （S16）维持设定增益

公开(公告)号：KR1020110070709A

公开(公告)日：2011-06-24

申请号：KR1020100035946

申请日：2010-04-19

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  한선호 ,  김영화 ,  조성환

IPC: H03M1/38

CPC classification number: H03M1/0621 ,  H03M1/002 ,  H03M1/18 ,  H03M1/38 ,  H03M2201/2233 ,  H03M2201/615 ,  H03M2201/62 ,  H03M2201/63

Abstract: PURPOSE: A successive approximation analog-digital converter is provided to have very strong feature to process change, by performing an analog-digital conversion operation by comprising a minimum number of capacitors. CONSTITUTION: A reference current supply part(210) supplies a reference current. A signal storage part(220) stores a reference signal and an input signal. The reference signal is generated by charging the reference current. The input signal is inputted from the outside. A comparison part(230) compares the reference signal with the input signal. A control part(240) generates a digital output signal. The control part controls the reference current supply part. The amount of the reference current supplied to the signal storage part is changed in proportion to a binary code.

Abstract translation: 目的：提供逐次逼近模拟 - 数字转换器以具有非常强大的处理变化的特征，通过包括最小数量的电容器执行模数转换操作。 构成：参考电流供应部分（210）提供参考电流。 信号存储部分（220）存储参考信号和输入信号。 通过对参考电流充电来产生参考信号。 输入信号从外部输入。 比较部分（230）将参考信号与输入信号进行比较。 控制部（240）产生数字输出信号。 控制部控制参考电流供给部。 提供给信号存储部分的参考电流的量与二进制码成比例地改变。

公开(公告)号：KR1020100077300A

公开(公告)日：2010-07-08

申请号：KR1020080135211

申请日：2008-12-29

Applicant: 전자부품연구원

Inventor： 박원기 ,  김건년 ,  이성철 ,  심재윤 ,  문종빈

IPC: H03M1/12 ,  H03M1/66 ,  H03M13/00

CPC classification number: H03M1/0621 ,  H03M1/361 ,  H03M1/662 ,  H03M2201/2216 ,  H03M2201/615 ,  H03M2201/6157

Abstract: PURPOSE: A mismatch correction completion method between a capacitor of an algorithmic analog to digital converter and a device thereof are provided to obtain the high definition between the capacitor by independently correcting the mismatch error. CONSTITUTION: A SHA(10) amplifies, samples, holds an inputted analog signal. A flash ADC(30) converts the analog signal into a digital signal. A MDAC(50) converts the digital signal to the analog signal by changing the location of the capacitor according to a control signal. A digital correction(70) corrects the error of the digital signal. The digital correction corrects the mismatch error in the digital output value between capacitor by being calculated the mismatch error digital.

Abstract translation: 目的：提供算法模数转换器的电容器与其器件之间的不匹配校正完成方法，以通过独立地校正失配误差来获得电容器之间的高清晰度。 构成：SHA（10）放大，采样，保持输入的模拟信号。 闪存ADC（30）将模拟信号转换为数字信号。 MDAC（50）通过根据控制信号改变电容器的位置，将数字信号转换成模拟信号。 数字校正（70）校正数字信号的误差。 数字校正通过计算不匹配误差数字校正电容器之间数字输出值的失配误差。

公开(公告)号：KR1020080032899A

公开(公告)日：2008-04-16

申请号：KR1020060099008

申请日：2006-10-11

Applicant: 한국과학기술원

Inventor： 박인철 ,  강세현

IPC: H03M1/66

CPC classification number: H03M1/1023 ,  H03M1/0624 ,  H03M1/0634 ,  H03M1/66 ,  H03M2201/615 ,  H03M2201/6309

Abstract: A method and an apparatus for compensating a DC(Direct Current) offset and synchronization using a preamble signal are provided to detect a starting point of time of a preamble only by simple digital comparison computation. An offset detection circuit(30) includes a shift register(31), an accumulation unit(33), and a computation unit(34). The shift register sequentially receives digital conversion values acquired by digital-converting input signals in an over sampling ration of N time and stores the digital conversion values. The accumulation unit accumulates the latest N digital conversion values among the digital conversion values whenever the digital conversion values are inputted, and updates and stores the accumulation values. The computation unit determines whether or not a logic level of the input signal is shifted based on the accumulation values. The computation unit outputs an average value acquired by dividing the accumulation values by N in a DC offset level if the logic level is the input signal is shifted.

Abstract translation: 提供用于补偿使用前置码信号的DC（直流）偏移和同步的方法和装置，以通过简单的数字比较计算来检测前导码的起始时间点。 偏移检测电路（30）包括移位寄存器（31），累加单元（33）和计算单元（34）。 移位寄存器顺序地接收以N次的过采样比数字转换输入信号而获得的数字转换值，并存储数字转换值。 每当输入数字转换值时，积累单元累积数字转换值中的最新N个数字转换值，并且更新并存储累加值。 计算单元基于累积值确定输入信号的逻辑电平是否移位。 如果逻辑电平是输入信号偏移，则计算单元将通过将累积值除以N的DC平均值输出。

公开(公告)号：KR1020060098354A

公开(公告)日：2006-09-18

申请号：KR1020060083118

申请日：2006-08-30

Applicant: 에스케이하이닉스 주식회사

Inventor： 김세준 ,  홍상훈 ,  고재범

IPC: H03M1/06

CPC classification number: H03M1/0845 ,  H03M1/089 ,  H03M1/1019 ,  H03M2201/615 ,  H03M2201/643

Abstract: 본 발명은 입력되는 아날로그값에 대응하여 공정변화, 온도변화, 구동전압등의 변화에 관계없이 신뢰성있는 디지털 값을 출력할 수 있는 아날로그-디지털 변환기를 제공하기 위한 것으로, 이를 위해 본 발명은 입력전압과 비교전압을 비교하기 위한 전압비교수단; 상기 전압비교기에 비교된 결과에 따라, 출력되는 2진 디지털코드를 업 또는 다운시키는 2진 업/다운 카운팅 수단; 바이어스 전압과 옵셋전압을 이용하여, 상기 업/다운 카운팅 수단에서 전달되는 2진 디지털코드를 상기 비교전압으로 변환하고, 상기 2진 디지털코드가 최대값일 때 상기 비교전압의 전압레벨인 피드백 상위 임계전압과 상기 2진 디지털코드가 최소값일 때 상기 비교전압의 전압레벨인 피드백 하위 임계전압을 출력하는 디지털-아날로그 변환수단; 및 상기 피드백 상위 임계전압과, 상기 입력전압이 가질 수 있는 최대 레벨인 상위 임계전압을 비교하여 상기 바이어스 전압을 출력하고, 상기 입력전압이 가질 수 있는 최소 레벨인 하위 임계전압과 상기 피드백 하위 임계전압을 비교하여 상기 옵셋전압을 출력하는 피드백 바이어스 수단을 구비하는 반도체 장치의 아날로그-디지털 변환기를 제공한다.
반도체, 세그먼트 아날로그-디지털 변환기, 온도계코드, 바이너리 디지털-아날로그 변환부.

公开(公告)号：KR101499500B1

公开(公告)日：2015-03-09

申请号：KR1020140066393

申请日：2014-05-30

Applicant: 주식회사 피지오닉스

Inventor： 최형민 ,  김수한 ,  이천양

IPC: H03M1/12

CPC classification number: H03M1/0607 ,  H03M1/12 ,  H03M2201/615 ,  H03M2201/652

Abstract: 본 발명은 종래 신호 증폭기 및 A/D 컨버터로 각각 구성된 복수 개의 증폭 회로를 구현하지 않고도, 신호 증폭기에 의해 증폭된 아날로그 입력 신호에 대한 원 디지털 신호 값을 외부로 출력시킬 수 있는 A/D 변환 방법을 제공한다.
이를 위해 본 발명은 신호 증폭기의 선형 영역 내에 일정 범위의 신호 크기 범위를 제어부에 기 설정해 놓고, A/D 컨버터에 의해 출력된 디지털 신호 값이 상기 기 설정해 놓은 신호 크기 범위를 초과하는 경우에는, 상기 출력된 디지털 신호 값이 상기 기 설정해 놓은 신호 크기 범위 내에 존재하도록, 제어부가 기 설정해 놓은 적어도 하나의 오프셋 조절 크기 값에 따라 아날로그 입력 신호의 오프셋을 자동으로 조절시킨다. 그 다음, 상기 오프셋 조절된 아날로그 입력 신호를 신호 증폭기가 증폭하고, 상기 증폭된 신호를 A/D 컨버터가 디지털 신호 값으로 변환하며, 상기 변환된 디지털 신호 값을 제어부에서 원 디지털 신호 값으로 보정하여 외부로 출력시킨다.
본 발명에 의하면, A/D 컨버터가 본래 갖고 있는 레졸루션보다 높은 레졸루션을 갖는 디지털 신호 값을 출력할 수 있다. 따라서, 회로의 크기를 작게 할 수 있고, 제조비용을 줄일 수 있으며, 신호의 연속성이 떨어지는 단점도 극복할 수 있다.

Abstract translation: 本发明涉及一种能够从外部输出由信号放大器放大的模拟输入信号的原始数字信号值而不实现多个放大电路的A / D转换方法，每个放大电路配置有常规的信号放大器和 A / D转换器。 为此，本发明在控制器中预设信号放大器的线性区域内的一定范围的信号大小，并且当由A / D转换器输出的数字信号值超出由 控制器根据至少一个预设的偏移调整大小值自动调整模拟输入信号的偏移量，以使输出的数字信号值处于预设的信号大小范围内。 然后，信号放大器放大其偏移量的模拟输入信号，A / D转换器将放大的信号转换为数字信号值，然后控制器将数字信号值校正为原始数字信号值，输出校正值 到外面 根据本发明，A / D转换器可以输出比A / D转换器的原始分辨率高的分辨率的数字信号值。 因此，可以减小电路尺寸，可以降低制造成本，并且可以克服信号连续性降低的缺点。

公开(公告)号：KR1020140144511A

公开(公告)日：2014-12-19

申请号：KR1020130066584

申请日：2013-06-11

Applicant: 삼성전기주식회사

Inventor： 김정태

IPC: H03M1/10 ,  H03M1/12

CPC classification number: H03M1/1033 ,  H03M1/12 ,  H03M2201/615 ,  H03M2201/6372

Abstract: 본 발명은, 제1 입력 신호 및 제2 입력 신호를 포함하는 복수의 시험 입력 신호를 ADC 컨버터에 출력하는 시험 입력 신호 출력 단계; 상기 ADC 컨버터로부터 상기 제1 입력 신호에 대한 제1 응답 신호 및 상기 제2 입력 신호에 대한 제2 응답 신호를 포함하는 복수의 응답 신호를 획득하는 응답 신호 획득 단계; 상기 복수의 응답 신호에 기초하여 오프셋 정보를 획득하는 오프셋 정보 획득 단계;를 포함하는 오프셋 보정 방법에 관한 것이다.

Abstract translation: 本发明涉及一种用于补偿偏移的方法和装置，所述方法包括：向ADC转换器输出包括第一输入信号和第二输入信号的多个测试输入信号; 获得包括相对于第一输入信号的第一应答信号和相对于来自ADC转换器的第二输入信号的第二应答信号的多个应答信号; 并根据应答信号获得偏移信息。