公开(公告)号：KR1020090071705A

公开(公告)日：2009-07-02

申请号：KR1020070139576

申请日：2007-12-28

Applicant: 인하대학교 산학협력단

Inventor： 윤광섭 ,  손영준

IPC: H03M1/12

CPC classification number: H03M1/121 ,  H03M1/002 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/62

Abstract: An analog to digital converter is provided to reduce power consumption and a chip size by reducing a configuration device using the reference voltage selecting circuit. A voltage divider(100) divides the reference voltage by using a resistor. A reference voltage selecting switch(200) is connected to the output terminal of the voltage divider and varies the output voltage by selecting the reference voltage generated from the voltage divider. A sample-hold switch unit(300) receives an analog input signal and outputs the sampling signal and the hold signal of the analog input signal. A comparator receives the output signal of the sample-hold switch unit and the output voltage of the reference voltage selecting switch unit and compares the output voltage and the output signal. A preamplifier(500) amplifies the output signal according to the comparison result of the comparator and compensates for the error due to the amplification. A switch controller controls the reference voltage selecting switch unit by generating the reference voltage control signal.

Abstract translation: 提供了一种模数转换器，通过减少使用参考电压选择电路的配置装置来降低功耗和芯片尺寸。 分压器（100）通过使用电阻器对参考电压进行分压。 参考电压选择开关（200）连接到分压器的输出端，并通过选择从分压器产生的参考电压来改变输出电压。 采样保持开关单元（300）接收模拟输入信号并输出​​模拟输入信号的采样信号和保持信号。 比较器接收采样保持开关单元的输出信号和参考电压选择开关单元的输出电压，并比较输出电压和输出信号。 前置放大器（500）根据比较器的比较结果放大输出信号，并补偿由于放大引起的误差。 开关控制器通过产生参考电压控制信号来控制参考电压选择开关单元。

公开(公告)号：KR1020160110783A

公开(公告)日：2016-09-22

申请号：KR1020150034458

申请日：2015-03-12

Applicant: 서울시립대학교 산학협력단

Inventor： 최중호 ,  송승흔 ,  박철규

IPC: H03M1/12 ,  H03M1/38

CPC classification number: H03M1/1245 ,  H03M1/38 ,  H03M2201/2216 ,  H03M2201/721

Abstract: 본발명의일 실시형태에따른파이프라인아날로그-디지털변환기는, 제1 내지제N (N은 2 이상의정수) 아날로그-디지털변환스테이지들이직렬로연결되며, 아날로그입력신호를디지털출력신호로변환하는파이프라인아날로그-디지털변환기에있어서, 상기제1 아날로그-디지털변환스테이지는, 하나의연산증폭기및 복수의커패시터로샘플앤 홀드회로(Sample and Hold Amplifier, SHA)와멀티플라잉디지털-아날로그변환회로(Multiplying Digital-to-Analog Converter, MDAC)를제공하는샘플링회로를포함하고, 상기샘플링회로는, 상기아날로그입력신호를샘플링하는동안상기연산증폭기를리셋한다.

Abstract translation: 本发明涉及一种流水线模数转换器，更具体地说，涉及一种流水线模数转换器，其中第一至第N（N是等于或大于二的整数）模数转换级 串联连接，并将模拟输入信号转换为数字输出信号。 根据本发明的实施例，提供了一种管线模数转换器，其包括第一模数转换级，其包括提供采样和保持放大器（SHA）的采样电路和乘法数字 - 模拟转换器（MDAC）通过使用单个运算放大器和多个电容器，其中采样电路在对模拟输入信号采样期间复位运算放大器。

公开(公告)号：KR101471611B1

公开(公告)日：2014-12-11

申请号：KR1020130085283

申请日：2013-07-19

Applicant: 전자부품연구원

Inventor： 강현욱 ,  박상훈 ,  김기진 ,  안광호

IPC: H03M1/12

CPC classification number: H03M1/38 ,  H03M1/1205 ,  H03M1/1245 ,  H03M2201/2216 ,  H03M2201/2233 ,  H03M2201/61 ,  H03M2201/643

Abstract: 레퍼런스 전압 변동 방지 기법을 적용한 다채널 SAR 타입 ADC 장치 및 방법이 제공된다. 본 발명의 실시예에 따른, ADC 장치에 구비된 각각의 ADC는, 아날로그 입력 신호의 전압인 입력 전압과 레퍼런스 전압을 형성하고, 입력 전압과 레퍼런스 전압을 비교하여 디지털 데이터로 비교 결과를 출력하며, 비교 결과를 외부에 출력하기 위해 기록하고, 레퍼런스 전압 형성을 위한 연결 동작을 다른 ADC와 함께 수행한다. 이에 의해, 입력 전압과 레퍼런스 전압을 비교하는 구간에 레퍼런스가 변동하는 것을 방지하여, 비교중인 채널의 비교부에 입력되는 레퍼런스 변동에 의한 오작동을 방지할 수 있어, 고해상도 ADC를 제공할 수 있게 된다.

Abstract translation: 提供一种采用参考电压波动预防方案的多通道SAR型ADC的装置和方法。 根据本发明的实施例，ADC装置中提供的每个ADC形成作为模拟输入信号的电压的输入电压和参考电压，将输入电压与参考电压进行比较，以将比较结果输出为 数字数据记录将被外部输出的比较结果，并与另一个ADC一起执行连接操作以形成参考电压。 因此，在比较输入电压和参考电压的部分中，防止参考波动，从而可以防止输入到被比较的通道的比较单元中的参考波动的故障，因此高分辨率ADC可以 提供。

公开(公告)号：KR1020140063059A

公开(公告)日：2014-05-27

申请号：KR1020120129957

申请日：2012-11-16

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  황동현 ,  박준상

IPC: H03M1/38

CPC classification number: H03M1/14 ,  H03M1/361 ,  H03M1/38 ,  H03M2201/2216 ,  H03M2201/2233 ,  H03M2201/76

Abstract: The present invention relates to a pipelined ADC. A first end thereof is configured to be formed by two SAR ADC which is provided in a dual channel and the remaining end thereof is configured to be formed by a first flash ADC and a second flash ADC which are provided in a single channel. The present invention is capable of rapid operation because a Nyquist input signal is appropriately processed even without a secure hash algorithm (SHA) and simultaneously the speed of the operation is not limited by the SAR ADC.

Abstract translation: 本发明涉及流水线ADC。 其第一端被配置成由设置在双通道中的两个SAR ADC形成，其另一端被配置为由设置在单个通道中的第一闪存ADC和第二闪存ADC形成。 本发明能够快速操作，因为即使没有安全散列算法（SHA）也适当地处理奈奎斯特输入信号，并且同时运行速度不受SAR ADC的限制。

公开(公告)号：KR1020130084454A

公开(公告)日：2013-07-25

申请号：KR1020120005253

申请日：2012-01-17

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  명성민 ,  김효진

IPC: H03M1/12

CPC classification number: H03M1/1285 ,  H03M1/122 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/6309

Abstract: PURPOSE: A dual channel analog to digital converter (ADC) is provided to sample an input signal by using a sampling clock of each channel by solving a mismatching problem. CONSTITUTION: An ADC comprises an SHA (110), an MDAC (120-130), an SHA sampling clock generator, and a flash ADC (140-160). An input end of the SHA or the MDAC constructs an X channel and a Y channel. The X channel shares an amplifier with the Y channel. The SHA sampling clock generator generates the sampling clock of the X channel and the sampling clock of the Y channel. The sampling clock of the X channel and the sampling clock of the Y channel are synchronized with a falling edge of a reference clock. A delay control circuit controls the delay time of a reference clock synchronizing with the SHA sampling clock generating the SHA sampling clock generator used in a digital correction circuit.

Abstract translation: 目的：提供双通道模数转换器（ADC），通过解决不匹配问题，通过使用每个通道的采样时钟对输入信号进行采样。 构成：ADC包括SHA（110），MDAC（120-130），SHA采样时钟发生器和闪存ADC（140-160）。 SHA或MDAC的输入端构造X通道和Y通道。 X通道与Y通道共享放大器。 SHA采样时钟发生器产生X通道的采样时钟和Y通道的采样时钟。 X通道的采样时钟和Y通道的采样时钟与参考时钟的下降沿同步。 延迟控制电路控制与产生在数字校正电路中使用的SHA采样时钟发生器的SHA采样时钟同步的参考时钟的延迟时间。

公开(公告)号：KR1020120122899A

公开(公告)日：2012-11-07

申请号：KR1020120040135

申请日：2012-04-18

Applicant: 인터실 아메리카스 엘엘씨

Inventor： 키담비,선더에스. ,  해리스,브래논

IPC: H03M1/12

CPC classification number: H03M1/121 ,  H03M1/0624 ,  H03M1/36 ,  H03M2201/1109 ,  H03M2201/2216 ,  H03M2201/622 ,  H03M2201/6309

Abstract: PURPOSE: A multiplier-free algorithm for estimating sample-time and a gain mismatch error in a two-channel time-interleaved analog to digital converter are provided to deduct an absolute value of an output from two ADCs using a gain mismatch error estimation algorithm. CONSTITUTION: An input signal is converted into first and second digital signals with two time-leaved analog digital converter cores in order to provide a set of two ADC outputs. At least one of the two time-leaved analog digital converter cores has a correction input. The first and second digital signals are interleaved in order to form an expression of being converted into a digital format of the input signal. An error is estimated using a code value which is determined from the first and second digital signals. The correction signal is determined from the error. The correction signal is applied one or more correction input of the two time-leaved analog digital converter cores. [Reference numerals] (AA,DD) Spectrum of a signal having a sample-time mismatch error; (BB) Size(dB); (CC) Frequency(Hz)

Abstract translation: 目的：提供一种用于估计采样时间和双通道时间交织模数转换器中的增益失配误差的无乘数算法，以使用增益失配误差估计算法从两个ADC中扣除输出的绝对值。 构成：输入信号被转换成具有两个时间离散的模拟数字转换器内核的第一和第二数字信号，以提供一组两个ADC输出。 两个有时间的模拟数字转换器核心中的至少一个具有校正输入。 交织第一和第二数字信号以形成被转换为输入信号的数字格式的表达式。 使用从第一和第二数字信号确定的代码值来估计误差。 校正信号由误差确定。 校正信号被应用于两个时间上的模拟数字转换器核的一个或多个校正输入。 （参考数字）（AA，DD）具有采样时间失配误差的信号的频谱; （BB）尺寸（dB）; （CC）频率（Hz）

公开(公告)号：KR1020110108562A

公开(公告)日：2011-10-06

申请号：KR1020100027824

申请日：2010-03-29

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  박승재 ,  이동석

IPC: H03M1/14

CPC classification number: H03M1/14 ,  H03M1/002 ,  H03M1/1245 ,  H03M1/361 ,  H03M1/662 ,  H03M2201/2216 ,  H03M2201/61 ,  H03M2201/76

Abstract: 본 발명은 파이프라인 구조의 ADC에 관한 것으로서, 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 첫 번째 단의 제 1 MDAC의 입력단 샘플링 스위치에 동일한 게이트 부트스트래핑 회로를 적용하는 것을 특징으로 하며, 샘플링 부정합 현상을 최소화하는 동시에 신호의 왜곡 없이 입력 신호를 샘플링할 수 있으며, 증폭기의 개수를 최소한으로 사용하여 전체 전력 소모를 줄일 수 있다.

公开(公告)号：KR1020100077300A

公开(公告)日：2010-07-08

申请号：KR1020080135211

申请日：2008-12-29

Applicant: 전자부품연구원

Inventor： 박원기 ,  김건년 ,  이성철 ,  심재윤 ,  문종빈

IPC: H03M1/12 ,  H03M1/66 ,  H03M13/00

CPC classification number: H03M1/0621 ,  H03M1/361 ,  H03M1/662 ,  H03M2201/2216 ,  H03M2201/615 ,  H03M2201/6157

Abstract: PURPOSE: A mismatch correction completion method between a capacitor of an algorithmic analog to digital converter and a device thereof are provided to obtain the high definition between the capacitor by independently correcting the mismatch error. CONSTITUTION: A SHA(10) amplifies, samples, holds an inputted analog signal. A flash ADC(30) converts the analog signal into a digital signal. A MDAC(50) converts the digital signal to the analog signal by changing the location of the capacitor according to a control signal. A digital correction(70) corrects the error of the digital signal. The digital correction corrects the mismatch error in the digital output value between capacitor by being calculated the mismatch error digital.

Abstract translation: 目的：提供算法模数转换器的电容器与其器件之间的不匹配校正完成方法，以通过独立地校正失配误差来获得电容器之间的高清晰度。 构成：SHA（10）放大，采样，保持输入的模拟信号。 闪存ADC（30）将模拟信号转换为数字信号。 MDAC（50）通过根据控制信号改变电容器的位置，将数字信号转换成模拟信号。 数字校正（70）校正数字信号的误差。 数字校正通过计算不匹配误差数字校正电容器之间数字输出值的失配误差。

公开(公告)号：KR1020090061507A

公开(公告)日：2009-06-16

申请号：KR1020070128534

申请日：2007-12-11

Applicant: 한양대학교 산학협력단

Inventor： 유창식 ,  조준기 ,  박재우 ,  신성철

IPC: H03M1/12

CPC classification number: H03M1/502 ,  H03M1/002 ,  H03M1/1205 ,  H03M1/362 ,  H03M2201/1172 ,  H03M2201/2216 ,  H03M2201/2372 ,  H03M2201/322 ,  H03M2201/61

Abstract: An analog to digital converter and an analog to digital converting method are provided to reduce power consumption and a chip size in comparison with the analog to digital converter comprised of a plurality of comparators comprised of pre-amplifiers. A reference voltage generator(10) generates a plurality of different reference voltages. A delay unit(20) changes a size of an analog input signal and the size and difference of a plurality of reference voltages into the delay time difference of an inputted clock. A phase detector(30) detects the delay time difference of the clock and generates the detection signal. A code generator(100) receives the detection signal and converts the detection signal into an N bit digital signal which increases as the analog input signal increases. The delay unit includes a first delay cell and a second delay cell. The first delay cell receives the clock and delays the clock as much as the first delay time according to the analog input signal. The second delay cell receives the clock and delays the clock as much as the second delay time according to the one reference voltage among the plurality of reference voltages.

Abstract translation: 与由前置放大器组成的多个比较器组成的模数转换器相比，提供了模数转换器和模数转换方法来降低功耗和芯片尺寸。 参考电压发生器（10）产生多个不同的参考电压。 延迟单元（20）将模拟输入信号的大小和多个参考电压的大小和差异改变为输入时钟的延迟时间差。 相位检测器（30）检测时钟的延迟时间差并产生检测信号。 代码生成器（100）接收检测信号，并将检测信号转换成随着模拟输入信号增加而增加的N位数字信号。 延迟单元包括第一延迟单元和第二延迟单元。 第一延迟单元接收时钟，并根据模拟输入信号将时钟延迟到第一延迟时间。 第二延迟单元接收时钟，并根据多个参考电压中的一个参考电压将时钟延迟多达第二延迟时间。

公开(公告)号：KR1020050101836A

公开(公告)日：2005-10-25

申请号：KR1020040027057

申请日：2004-04-20

Applicant: 매그나칩 반도체 유한회사

Inventor： 박정주

IPC: H03M1/34

CPC classification number: H03M1/0621 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/6107

Abstract: 본 발명은 플래쉬 아날로그 디지털 컨버터에 관한 것으로서, 보다 상세하게는 플래쉬 전원전압의 이상, 비교기의 준안정, 및 잡음 등의 원인에 의해 발생되는 버블의 특성에 따라 제거하여 아날로그 디지털 컨버터의 성능을 개선시키는 기술을 개시한다.
이를 위한 본 발명은 기준전압을 발생시키는 기준전압 발생부와, 상기 기준전압과 외부로부터 입력되는 아날로그 입력전압을 비교 증폭하여 출력하는 비교부와, 상기 비교부의 출력을 온도계 코드로 변환하고, 상기 온도계 코드를 이진코드로 변환시켜 출력하되, 상기 비교부의 출력에 발생한 버블을 제거하여 출력하는 엔코더를 포함하여 구성함을 특징으로 한다.