公开(公告)号：GB2512008A

公开(公告)日：2014-09-17

申请号：GB201412524

申请日：2013-01-14

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  TULIPE DOUGLAS C LA JR

IPC: H01L29/66

Abstract: A device includes a semiconductor-on-insulator (SOI) substrate (110). A gate stack on the SOI substrate (110) includes a gate dielectric layer (185) and a gate conductor layer (190). Low-k spacers (175) are adjacent to the gate dielectric layer (185). Raised source/drain (RSD) regions (160) are adjacent to the low-k spacers (175). The low-k spacers (175) are embedded in an interlayer dielectric (ILD) layer (165) on the RSD regions (160).

公开(公告)号：GB2497185B

公开(公告)日：2013-12-11

申请号：GB201220942

申请日：2012-11-21

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/66

Abstract: A FinFET with improved gate planarity and method of fabrication is disclosed. The gate is disposed on a pattern of fins prior to removing any unwanted fins. Lithographic techniques or etching techniques or a combination of both may be used to remove the unwanted fins. All or some of the remaining fins may be merged.

公开(公告)号：GB2488642A

公开(公告)日：2012-09-05

申请号：GB201202927

申请日：2010-10-28

Applicant: IBM

Inventor： ZHANG YING ,  CHENG KANGGUO ,  DORIS BRUCE

IPC: H01L21/265 ,  H01L21/02 ,  H01L21/336 ,  H01L29/78

Abstract: A method for fabrication of features for an integrated circuit includes patterning a first semiconductor structure on a surface of a semiconductor device, and epitaxially growing semiconductor material on opposite sides of the first semiconductor structure to form fins. A first angled ion implantation is applied to one side of the first semiconductor structure to dope a respective fin on the one side. The first semiconductor structure is selectively removed to expose the fins. Fin field effect transistors are formed using the fins.

公开(公告)号：GB2487309A

公开(公告)日：2012-07-18

申请号：GB201201714

申请日：2010-10-19

Applicant: IBM

Inventor： DORIS BRUCE ,  ZHANG YING ,  CHENG KANGGUO ,  HOLMES STEVEN ,  HUA XUEFENG

IPC: H01L21/033 ,  H01L21/308

Abstract: A method for fabrication of features for an integrated circuit includes patterning a mandrel layer to include structures having at least one width on a surface of an integrated circuit device. Exposed sidewalls of the structures are reacted to integrally form a new compound in the sidewalls such that the new compound extends into the exposed sidewalls by a controlled amount to form pillars. One or more layers below the pillars are etched using the pillars as an etch mask to form features for an integrated circuit device.

公开(公告)号：GB2604518A

公开(公告)日：2022-09-07

申请号：GB202207339

申请日：2020-10-12

Applicant: IBM

Inventor： CHANRO PARK ,  CHENG KANGGUO ,  RUILONG XIE ,  CHOONGHYUN LEE

IPC: H01L27/105

Abstract: A semiconductor structure including a vertical resistive memory cell and a fabrication method therefor. The method includes forming a sacrificial layer over a transistor drain contact; forming a first dielectric layer over the sacrificial layer; forming a cell contact hole through the first dielectric layer; forming an access contact hole through the first dielectric layer and exposing the sacrificial layer; removing the sacrificial layer thereby forming a cavity connecting a bottom opening of the cell contact hole and a bottom opening of the access contact hole; forming by atomic layer deposition in the cell contact hole a second dielectric layer including a seam; forming a bottom electrode within the cavity and in contact with the drain contact, the second dielectric layer, and the seam; and forming a top electrode over the first dielectric layer and in contact with the second dielectric layer and the seam.

公开(公告)号：AU2021238958A1

公开(公告)日：2022-08-25

申请号：AU2021238958

申请日：2021-01-28

Applicant: IBM

Inventor： FROUGIER JULIEN ,  CHENG KANGGUO ,  XIE RUILONG ,  PARK CHANRO

IPC: H01S5/183 ,  H01S3/09

Abstract: A device and a method to produce an augmented-laser (ATLAS) comprising a bi-stable resistive system (BRS) integrated in series with a semiconductor laser. The laser exhibits reduction/inhibition of the Spontaneous Emission (SE) below lasing threshold by leveraging the abrupt resistance switch of the BRS. The laser system comprises a semiconductor laser and a BRS operating as a reversible switch. The BRS operates in a high resistive state in which a semiconductor laser is below a lasing threshold and emitting in a reduced spontaneous emission regime, and a low resistive state in which a semiconductor laser is above or equal to a lasing threshold and emitting in a stimulated emission regime. The BRS operating as a reversible switch is electrically connected in series across two independent chips or on a single wafer. The BRS is formed using insulator-to-metal transition (IMT) materials or is formed using threshold-switching selectors (TSS).

公开(公告)号：DE102021131415A1

公开(公告)日：2022-06-30

申请号：DE102021131415

申请日：2021-11-30

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  FROUGIER JULIEN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/092

Abstract: Eine Ausführungsform schließt ein Verfahren zur Herstellung einer Halbleitereinheit und die erhaltene Einheit ein. Das Verfahren kann Bilden einer Source/Drain auf einem freiliegenden Teil einer Halbleiterschicht eines geschichteten Nanosheets einschließen. Das Verfahren kann Bilden eines Opfermaterials auf der Source/Drain einschließen. Das Verfahren kann Bilden einer Dielektrikumschicht, die das Opfermaterial bedeckt, einschließen. Das Verfahren kann Ersetzen des Opfermaterials durch eine Kontaktauskleidung einschließen. Die Halbleitereinheit kann einen ersten Gate-Nanosheetstapel und einen zweiten Gate-Nanosheetstapel enthalten. Die Halbleitereinheit kann eine erste Source/Drain in Kontakt mit dem ersten Nanosheetstapel und eine zweite Source/Drain in Kontakt mit dem zweiten Nanosheetstapel aufweisen. Die Halbleitereinheit kann ein Source/Drain-Dielektrikum aufweisen, das zwischen der ersten Source/Drain und der zweiten Source/Drain angeordnet ist. Die Halbleitereinheit kann eine Kontaktauskleidung in Kontakt mit der ersten Source/Drain, der zweiten Source/Drain und dem Source/Drain-Dielektrikum aufweisen.

公开(公告)号：DE112020000212T5

公开(公告)日：2021-08-19

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung betreffen Techniken zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. In einer nicht-beschränkenden Ausführungsform der Erfindung wird ein Nanoschichtstapel über einem Substrat gebildet. Der Nanoschichtstapel kann eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten umfassen. Durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten wird ein Graben gebildet. Durch den Graben wird eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt. Der Graben kann derart mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten gefüllt werden, dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.

公开(公告)号：DE102014219912B4

公开(公告)日：2021-03-11

申请号：DE102014219912

申请日：2014-10-01

Applicant: GLOBALFOUNDRIES US INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KAKIFIROOZ ALI

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49

Abstract: Verfahren zum Bilden einer FinFET-Vorrichtung (100) über einem Halbleitersubstrat, wobei das Verfahren umfasst ein:Durchführen von wenigstens einem Ätzprozess, um einen ersten Fin (106) und einen zweiten Fin (106) im Substrat festzulegen;Bilden einer Austauschgatestruktur (133) erhöhten Isolationsstabstruktur (111A) zwischen und seitlich beabstandet von dem ersten Fin (106) und dem zweiten Fin (106), wobei die erhöhte Isolationsstabstruktur (111A) eine obere Oberfläche (111S) auf einem Niveau aufweist, das ungefähr gleich oder größer ist als ein Niveau einer oberen Oberfläche (106S) des ersten Fins (106) unddes zweiten Fins (106), wobei die erhöhte Isolationsstabstruktur (111A) teilweise einen ersten Raum (109X) zwischen der erhöhten Isolationsstabstruktur (111A) und dem ersten Fin (106) und einen zweiten Raum (109X) zwischen der erhöhten Isolationsstabstruktur (111A) und dem zweiten Fin (106) festlegt; undBilden einer Austauschgatestruktur (133) um einen Bereich des ersten Fins (106) und des zweiten Fins (106) und um einen Bereich der erhöhten Isolationsstabstruktur (111A) herum, wobei wenigstens Bereiche der Austauschgatestruktur (133) in den ersten und zweiten Räumen (109X) angeordnet sind, und wobei eine Länge der erhöhten Isolationsstabstruktur (111A) in einer Stromtransportrichtung der FinFET-Vorrichtung (100) im wesentlichen gleich einer Breite der Austauschgatestruktur (133) in der Stromtransportrichtung ist.

公开(公告)号：DE112016003571T5

公开(公告)日：2018-04-19

申请号：DE112016003571

申请日：2016-11-22

Applicant: IBM

Inventor： LIU FEI ,  CAO QING ,  CHENG KANGGUO ,  LI ZHENGWEN

IPC: G06N3/063 ,  G06N3/04