-
公开(公告)号：AU2020241262A1
公开(公告)日：2021-11-04
申请号：AU2020241262
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , JANUS SCOTT , GEORGE VARGHESE , MAIYURAN SUBRAMANIAM , KOKER ALTUG , APPU ABHISHEK , SURTI PRASOONKUMAR , RANGANATHAN VASANTH , ANDREI VALENTIN , GARG ASHUTOSH , HAREL YOAV , HUNTER JR ARTHUR , KIM SUNGYE , MACPHERSON MIKE , OULD-AHMED-VALL ELMOUSTAPHA , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN , VEMULAPALLI VIKRANTH
Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.
-
公开(公告)号：SG11202107290QA
公开(公告)日：2021-09-29
申请号：SG11202107290Q
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , JANUS SCOTT , GEORGE VARGHESE , MAIYURAN SUBRAMANIAM , KOKER ALTUG , APPU ABHISHEK , SURTI PRASOONKUMAR , RANGANATHAN VASANTH , ANDREI VALENTIN , GARG ASHUTOSH , HAREL YOAV , HUNTER JR , KIM SUNGYE , MACPHERSON MIKE , OULD-AHMED-VALL ELMOUSTAPHA , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN , VEMULAPALLI VIKRANTH
Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.
-
公开(公告)号：DE102020130865A1
公开(公告)日：2021-06-24
申请号：DE102020130865
申请日：2020-11-23
Applicant: INTEL CORP
Inventor： PAL SUPRATIM , AVANCHA SASIKANTH , BHATI ISHWAR , CHEN WEI-YU , DAS DIPANKAR , GARG ASHUTOSH , GURRAM CHANDRA S , GU JUNJIE , LUEH GUEI-YUAN , MAIYURAN SUBRAMANIAM , PARRA JORGE E , SRINIVASAN SUDARSHAN , GEORGE VARGHESE
IPC: G06F9/30
Abstract: Hier beschriebene Ausführungsformen stellen eine Anweisung und verknüpfte Logik bereit, um Vektor-Multiplikation-Addition-Anweisungen mit automatischer Null-Auslassung (Zero-Skipping) für dünn besetzte Eingaben zu ermöglichen. Eine Ausführungsform sieht einen Universal-Grafikprozessor vor, der Logik zum Durchführen von Operationen umfasst, umfassend das Abrufen einer Hardware-Makroanweisung mit einer Prädikatmaske, einer Wiederholungszählung und einem Satz von Anfangsoperanden, wobei die Anfangsoperanden einen Zieloperanden und mehrere Quelloperanden beinhalten. Die Hardware-Makroanweisung ist dafür ausgelegt, eine oder mehrere Multiplizier-/Addieroperationen an Eingabedaten durchzuführen, die mit einem Satz von Matrizen verknüpft sind.
-
公开(公告)号：DE102020130081A1
公开(公告)日：2021-05-20
申请号：DE102020130081
申请日：2020-11-13
Applicant: INTEL CORP
Inventor： MAIYURAN SUBRAMANIAM , XU LIDONG , APPU ABHISHEK R , HOLLAND JAMES M , RANGANATHAN VASANTH , KABURLASOS NIKOS , KOKER ALTUG
Abstract: Es werden erweiterte Prozessorfunktionen für Berechnungen beschrieben. Ein Beispiel für eine Vorrichtung umfasst einen oder mehrere Prozessoren mit einer oder mehreren Verarbeitungsressourcen und einen Speicher zum Speichern von Daten, wobei die Daten Daten für Rechenoperationen umfassen. Eine Verarbeitungsressource der einen oder der mehreren Verarbeitungsressourcen umfasst eine konfigurierbare Pipeline für Berechnungsoperationen, und wobei die konfigurierbare Pipeline verwendet werden kann, um sowohl eine normale Anweisung für eine Berechnung mit einer bestimmten Präzision als auch eine systolische Anweisung für eine Berechnung mit einer bestimmten Präzision durchzuführen.
-
55.发明专利
公开(公告)号：DE102020129756A1
公开(公告)日：2021-05-20
申请号：DE102020129756
申请日：2020-11-11
Applicant: INTEL CORP
IPC: G06F9/38
Abstract: Hier beschriebene Ausführungsformen sind im Allgemeinen auf einen verbesserten Vektornormalisierungsbefehl gerichtet. Eine Ausführungsform eines Verfahrens weist in Antwort auf Empfang durch eine GPU eines einzelnen Befehls, der eine Vektornormalisierungsoperation spezifiziert, die an V Vektoren durchzuführen ist, auf: (i) Erzeugen V quadratischer Längenwerte, mit jeweils N, durch eine erste Verarbeitungseinheit, indem, für jeweils N Sätze von Eingängen, die jeweils mehrere Komponentenvektoren für N der Vektoren darstellen, N parallele Skalarproduktoperationen an den N Sätzen von Eingängen durchgeführt werden. Erzeugen von V Sätzen von Ausgängen, die mehrere normalisierte Komponentenvektoren der V Vektoren darstellen, mit jeweils N, durch eine zweite Verarbeitungseinheit, indem, für jeweils N quadratische Längenwerte der V quadratischen Längenwerte, N parallele Operationen an den N quadratischen Längenwerten durchgeführt werden, wobei jede der N parallelen Operationen eine Kombination einer reziproken Quadratwurzelfunktion und einer Vektorskalierungsfunktion implementiert.
-
Patent Agency Ranking
公开(公告)号：DE102020113789A1
公开(公告)日：2020-12-24
申请号：DE102020113789
申请日：2020-05-22
Applicant: INTEL CORP
Inventor： SHARMA SAURABH , APODACA MICHAEL , NAVALE ADITYA , SCHLUESSLER TRAVIS , CHIVUKULA VAMSEE VARDHAN , VENKATESH ABHISHEK , MAIYURAN SUBRAMANIAM
IPC: G06F9/38
Abstract: Eine Vorrichtung, um die asynchrone Ausführung in einer Verarbeitungseinheit zu fördern. Die Vorrichtung enthält einen oder mehrere Prozessoren, um unabhängige Aufgabendurchläufe zu detektieren, die in einer Pipeline der Verarbeitungseinheit außerhalb der Reihenfolge ausgeführt werden können, um einen ersten Satz von Verarbeitungsaufgaben zu planen, die in einem ersten Satz von Verarbeitungselementen in der Verarbeitungseinheit auszuführen sind, und um einen zweiten Satz von Aufgaben zu planen, die in einem zweiten Satz von Verarbeitungselementen auszuführen sind, wobei die Ausführung des ersten Satzes von Aufgaben in dem ersten Satz von Verarbeitungselementen gleichzeitig und parallel zur Ausführung des zweiten Satzes von Aufgaben in dem zweiten Satz von Verarbeitungselementen ausgeführt werden soll.
-
公开(公告)号：DE102020107430A1
公开(公告)日：2020-10-29
申请号：DE102020107430
申请日：2020-03-18
Applicant: INTEL CORP
Inventor： DECELL JUSTIN , SHARMA SAURABH , MAIYURAN SUBRAMANIAM , MIYAR RAGHAVENDRA , PABON JORGE GARCIA
Abstract: Verfahren, Systeme und Vorrichtungen können eine Technologie bereitstellen, welche die Größe einer Graphikgrundform bestimmt, Pixel in Zusammenhang mit der Graphikgrundform auf einer Pro-Kachel-Basis rendert, falls die Größe eine Schwelle überschreitet, und die Pixel in Zusammenhang mit der Graphikgrundform in einer Gitterreihenfolge rendert, falls die Größe die Schwelle nicht überschreitet. Bei einem Beispiel verwirft die Technologie Zustandsdaten in Zusammenhang mit der Graphikgrundform ansprechend auf einen Abschluss des Renderns der Pixel in Zusammenhang mit der Graphikgrundform in der Gitterreihenfolge.
-
公开(公告)号：DE102020106170A1
公开(公告)日：2020-10-08
申请号：DE102020106170
申请日：2020-03-06
Applicant: INTEL CORP
Inventor： LUEH GUEI-YUAN , MAIYURAN SUBRAMANIAM , CHEN WEI-YU , TRIFUNOVIC KONRAD , PAL SUPRATIM , GURRAM CHANDRA S , PARRA JORGE E , ASHAR PRATIK J , BUJEWSKI TOMASZ
IPC: G06T1/60 , G06F12/0802
Abstract: Ein Prozessor wird offenbart. Der Prozessor schließt eine Ausführungseinheit mit einer Registerdatei, die eine oder mehrere Banken von Registern zum Speichern von Operandenwerten aufweist, einen Akkumulator, umfassend einen Pool von Registern zum Speichern von Operandenwerten, für die bestimmt wird, dass sie einen Konflikt bei Registerbanken innerhalb der Registerdatei zu verursachen, und eine Cache-Schaltung zum Steuern der Speicherung der Operandenwerte, für die bestimmt wird, dass sie einen Konflikt bei den Registerbanken von der Registerdatei zu dem Pool von Registern verursachen, ein.
-
公开(公告)号：DE102019124705A1
公开(公告)日：2020-04-02
申请号：DE102019124705
申请日：2019-09-13
Applicant: INTEL CORP
Inventor： APPU ABHISHEK , HOEKSTRA ERIC , SURTI PRASOONKUMAR , MAIYURAN SUBRAMANIAM
Abstract: Ausführungsformen beziehen sich im Allgemeinen auf eine Mehrphasenarchitektur für eine Mehrraten-Pixelschattierung. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessorkerne, wobei der eine oder die mehreren Prozessorkerne eine Graphikpipeline und einen Speicher zum Speichern von Daten für Graphikverarbeitung umfassen, wobei die Daten Pixeldaten umfassen. Die Graphikpipeline umfasst einen Mehrphasen-Schattierer zum Verarbeiten von Pixeldaten, wobei der Mehrphasen-Schattierer mehrere Render-Stufen umfasst, wobei die mehreren Render-Stufen mindestens eine erste Stufe für eine erste Render-Körnigkeit und eine zweite Stufe für eine zweite, unterschiedliche Render-Körnigkeit umfassen, wobei die zweite Render-Körnigkeit eine feinere Körnigkeit ist als die erste Render-Körnigkeit. Der Mehrphasen-Schattierer ist so aufgebaut, dass er eine Hierarchie für Bildsynthese bereitstellt, wobei Pixeldaten in einer Render-Stufe der mehreren Render-Stufen mit einer gröbsten Render-Körnigkeit empfangen werden, wobei verbleibende Pixeldaten über die Hierarchie an eine oder mehrere Render-Stufen mit feineren Render-Körnigkeiten geliefert werden.
-
公开(公告)号：DE112017003838T5
公开(公告)日：2019-05-29
申请号：DE112017003838
申请日：2017-08-16
Applicant: INTEL CORP
Inventor： KOKER ALTUG , SURTI PRASSONKUMAR , LUEH GUEI-YUAN , MAIYURAN SUBRAMANIAM , AKENINE-MOLLER TOMAS , COWPERTHWAITE DAVID J , VEMBU BALAJI
Abstract: Es wird eine Verarbeitungsvorrichtung beschrieben. Die Vorrichtung weist eine Grafikverarbeitungseinheit (GPU) auf, die einen Thread-Abfertiger zum Zuweisen einer Prioritätsklasse zu jedem von mehreren Verarbeitungsthreads vor dem Abfertigen des einen oder der mehreren Verarbeitungsthreads, mehrere Ausführungseinheiten zum Verarbeiten der Threads, eine gemeinsame Ressource, die mit jeder der mehreren Ausführungseinheiten gekoppelt ist, und eine Arbitrierungseinheit zum Gewähren von Zugriff auf die gemeinsame Ressource für eine erste der mehreren Ausführungseinheiten basierend auf der Prioritätsklasse eines Threads, der an der ersten Ausführungseinheit ausgeführt wird, aufweist.
-
-
-
-
-
-
-
-
-
Search Results
77
records
(took 0.022 seconds)
