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    Verfahren zur Herstellung eines Transistors mit einem verspannten Kanalgebiet
    62.
    发明专利
    Verfahren zur Herstellung eines Transistors mit einem verspannten Kanalgebiet 未知

    公开(公告)号：DE102014210406B4

    公开(公告)日：2020-06-18

    申请号：DE102014210406

    申请日：2014-06-03

    Applicant: GLOBALFOUNDRIES INC

    Inventor： FLACHOWSKY STEFAN ,  ILLGEN RALF ,  ZSCHAETZSCH GERD

    IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/78

    Abstract: Ein Verfahren, das umfasst:Bereitstellen eines Substrats (101), das eine Substratbasis (102), eine erste Schicht (103) aus einem ersten Halbleitermaterial, die sich auf der Substratbasis (102) befindet und eine zweite Schicht (104) aus einem zweiten Halbleitermaterial, die sich auf der ersten Schicht (103) befindet, umfasst, wobei das erste Halbleitermaterial und das zweite Halbleitermaterial unterschiedliche Kristallgitterkonstanten haben;Bilden einer elektrisch isolierenden Struktur (205) mit einer ersten Öffnung (202) über dem Substrat;Implantieren (204) von Ionen eines Edelgases in einen Teil des Substrats (101) durch die erste Öffnung (202) der elektrisch isolierenden Struktur (205); undBilden einer Gateelektrode (404) eines ersten Transistors (107) in der ersten Öffnung (202) der elektrisch isolierenden Struktur (205),wobei die elektrisch isolierende Struktur (205) eine zweite Öffnung (201) hat, eine Gateelektrode (403) eines zweiten Transistors (106) in der zweiten Öffnung (201) der elektrisch isolierenden Struktur (205) gebildet wird, die zweite Öffnung (201) während der Implantation (204) der Ionen des Edelgases mit einer Maske (203) abgedeckt wird, eines von dem ersten Transistor (107) und dem zweiten Transistor (106) ein n-Kanal-Transistor ist und der andere von dem ersten Transistor (107) und dem zweiten Transistor (106) ein p-Kanal-Transistor ist.

    REPLACEMENT-METAL-GATE MIT REDUZIERTEM KURZSCHLUSS UND GLEICHFÖRMIGER ABSCHRÄGUNG
    64.
    发明专利
    REPLACEMENT-METAL-GATE MIT REDUZIERTEM KURZSCHLUSS UND GLEICHFÖRMIGER ABSCHRÄGUNG 未知

    公开(公告)号：DE102019212543A1

    公开(公告)日：2020-02-27

    申请号：DE102019212543

    申请日：2019-08-22

    Applicant: GLOBALFOUNDRIES INC

    Inventor： ZANG HUI ,  XU GUOWEI

    IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/49

    Abstract: Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere Replacement-Metal-Gate-Strukturen mit reduziertem Kurzschluss und gleichförmiger Abschrägung, sowie Herstellungsverfahren. Die Struktur umfasst: eine Vorrichtung mit langem Kanal, die aus einem leitfähigen Gatematerial mit einer Deckschicht über dem leitfähigen Gatematerial gebildet ist, wobei sich die Deckschicht zu den Seiten des leitfähigen Gatematerials erstreckt; und eine Vorrichtung mit kurzem Kanal, die aus dem leitfähigen Gatematerial und der Deckschicht über dem leitfähigen Gatematerial gebildet ist.

    Verfahren zum Herstellen integrierter Schaltungen mit Ruthenium beschichtetem Kupfer
    65.
    发明专利
    Verfahren zum Herstellen integrierter Schaltungen mit Ruthenium beschichtetem Kupfer 未知

    公开(公告)号：DE102013200048B4

    公开(公告)日：2020-02-20

    申请号：DE102013200048

    申请日：2013-01-03

    Applicant: GLOBALFOUNDRIES INC

    Inventor： TANWAR KUNALJEET ,  ZHANG XUNYUAN ,  HE MING

    IPC: H01L21/768 ,  H01L21/283

    Abstract: Verfahren zum Herstellen einer integrierten Schaltung (10), umfassend:Abscheiden einer dielektrischen Schicht (12) derart, dass die dielektrische Schicht (12) eine Oberfläche (14) aufweist, die eine Ebene (16) festlegt;Ätzen der dielektrischen Schicht (12), um Gräben (20) zu bilden;Abscheiden einer Ruthenium umfassenden Schicht (40), die die Gräben (20) und die Oberfläche (14) der dielektrischen Schicht (12) überlagert;Füllen der Gräben (20) mit einem Kupfer umfassenden Metall (50), wobei das Füllen der Gräben (20) mit dem Kupfer umfassenden Metall (50) ein Abscheiden des Kupfer umfassenden Metalls (50) umfasst, das die Ruthenium umfassende Schicht (40) überlagert;Ausnehmen des Kupfer umfassenden Metalls (50) in jedem Graben (20), um zwischen dem Kupfer umfassenden Metall (50) und der Ebene (16) einen Bereich (60) zu bilden, während die Ruthenium umfassende Schicht (40) zwischen den Gräben (20) die Oberfläche (14) der dielektrischen Schicht (12) bedeckt;Füllen des Bereichs (60) mit einer Deckschicht (70); undPlanarisieren der Schichten bis wenigstens zu der Ebene (16), die durch die dielektrische Schicht (16) festgelegt wird,wobei das Verfahren vor dem Ausnehmen des Kupfer umfassenden Metalls (50) ferner ein Planarisieren des Kupfer umfassenden Metalls (50) bis zu der Ruthenium umfassenden Schicht (40) umfasst.

    Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung
    66.
    发明专利
    Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung 未知

    公开(公告)号：DE102019210597A1

    公开(公告)日：2020-01-23

    申请号：DE102019210597

    申请日：2019-07-18

    Applicant: GLOBALFOUNDRIES INC

    Inventor： ZANG HUI ,  TAN CHUNG FOONG ,  XU GUOWEI ,  WANG HAITING ,  ZHONG YUE ,  XIE RUILONG ,  LEE TEK PO RINUS ,  BEASOR SCOTT

    IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088

    Abstract: Ein hierin offenbartes anschauliches Verfahren umfasst ein Bilden eines low-k-Seitenwandabstandhalters an gegenüberliegenden Seitenwänden einer Gatestruktur, ein Bilden von Kontaktätzstoppschichten (CESLs) an dem low-k-Seitenwandabstandhalter in den Source/Drain-Bereichen des Transistors und ein Bilden eines ersten isolierenden Material über den CESLs. In diesem Beispiel umfasst das Verfahren auch ein Aussparen des ersten isolierenden Materials, um im Wesentlichen vertikal orientierte Abschnitte der CESLs freizulegen, wobei ein Abschnitt einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der CESLs entfernt wird, um getrimmte CESLs zu bilden, und ein Bilden eines high-k-Abstandhalters an gegenüberliegenden Seiten der Gatestruktur, wobei zumindest ein Abschnitt des high-k-Abstandhalters seitlich neben den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der getrimmten CESLs angeordnet ist.

    Schaltung zur Erkennung von strukturellen Fehlern in einem IC-Chip, Anwendungs- und Herstellungsverfahren und Entwurfsstrukturen
    67.
    发明专利
    Schaltung zur Erkennung von strukturellen Fehlern in einem IC-Chip, Anwendungs- und Herstellungsverfahren und Entwurfsstrukturen 未知

    公开(公告)号：DE112012000256B4

    公开(公告)日：2020-01-16

    申请号：DE112012000256

    申请日：2012-01-16

    Applicant: GLOBALFOUNDRIES INC

    Inventor： LACROIX LUKE D ,  LAMOREY MARK C H ,  OAKLAND STEVEN F ,  PATEL JANAK G ,  PFARR KERRY P ,  SLOTA PETER ,  STONE DAVID B

    IPC: G01R31/00

    Abstract: Struktur, aufweisend:mindestens zwei Signalleitungen (30', 30"), die eine oder mehrere Metallschichten unter einem Schatten eines Kontakthügels einer integrierten Schaltung durchqueren, wobei die mindestens zwei Signalleitungen mit einer Spannungsquelle mit einer bekannten Spannung von einer oberen Metallschicht der einen oder mehrere Metallschichten gekoppelt sind; undeine mit den mindestens zwei Signalleitungen gekoppelte Schaltung, wobei die Schaltung so aufgebaut ist, dass sie ein Signal mit der bekannten Spannung von den mindestens zwei Signalleitungen empfängt und, falls die bekannte Spannung nicht erfasst wird, feststellt, dass ein struktureller Defekt in der integrierten Schaltung vorliegt,wobei die Schaltung ferner umfasst: ein NAND-Gatter (50); einen Masseanschluss (GND); einen ersten Feldeffekttransistor (40'), der mit einer ersten Signalleitung (30') der mindestens zwei Signalleitungen, der Masse (GND) und einem ersten Eingang des NAND-Gatters (50) verbunden ist; und einen zweiten Feldeffekttransistor (40"), der mit einer zweiten Signalleitung der mindestens zwei Signalleitungen, der Masse (GND) und einem zweiten Eingang des NAND-Gatters (50) verbunden ist.

    KONTAKTIERUNG VON SOI-SUBSTRATEN
    69.
    发明专利
    KONTAKTIERUNG VON SOI-SUBSTRATEN 未知

    公开(公告)号：DE102016215276B4

    公开(公告)日：2019-12-19

    申请号：DE102016215276

    申请日：2016-08-16

    Applicant: GLOBALFOUNDRIES INC

    Inventor： HAUFE CHRISTIAN ,  LORENZ INGOLF ,  ZIER MICHAEL ,  HENSEL ULRICH ,  JAIN NAVNEET

    IPC: H01L27/12 ,  H01L27/092

    Abstract: Ein integrierter Schaltkreis miteinem Halbleitervollsubstrat;einer vergrabenen Oxidschicht, die auf dem Halbleitervollsubstrat ausgebildet ist;einer Vielzahl von Zellen (350, 355), die über der vergrabenen Oxidschicht ausgebildet sind, wobei jede Zelle ein Transistorbauelement aufweist;einer Vielzahl von Gateelektrodenleitungen (318), die durch die Vielzahl von Zellen (350, 355) verlaufen und Gateelektroden für die Transistorbauelemente der Zellen (350, 355) bereitstellen; undeiner Vielzahl von Tap-Zellen (110, 310), die zur elektrischen Kontaktierung des Halbleitervollsubstrats ausgebildet sind und an Positionen angeordnet sind, die unterschiedlich zu Positionen unterhalb oder oberhalb der Vielzahl der Zellen (350, 355) mit den Transistorbauelementen sind, wobei mindestens eine aus der Vielzahl von Tap-Zellen (110, 310) zwischen eingebetteten Randzellen (120, 220, 220', 320) angeordnet ist; undwobei mindestens eine aus der Vielzahl von Tap-Zellen (110, 310) zwischen eingebetten Randzellen (120, 220, 220', 320) angeordnet ist, die von Rand-Gateelektrodenleitungen (320) gekreuzt werden, die eine größere Breite als die Gateelektrodenleitungen aufweisen.

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