公开(公告)号：KR1020090109455A

公开(公告)日：2009-10-20

申请号：KR1020080056410

申请日：2008-06-16

Applicant: 한국과학기술원

Inventor： 류승탁 ,  이창교 ,  조상현

IPC: H03M1/12

CPC classification number: H03M1/14 ,  H03M1/002 ,  H03M1/06 ,  H03M2201/2291 ,  H03M2201/6142 ,  H03M2201/62 ,  H03M2201/81

Abstract: PURPOSE: A residue amplifier and an analog digital converter using the same are provided to improve dynamic range of input signal under the lowered source voltage condition. CONSTITUTION: A residual voltage amplifier(210) comprises an operational amplifier, and a capacitor circuit. The operational amplifier is connected to a first internal voltage. The capacitor circuit is connected to another input terminal of the operational amplifier. The capacitor circuit includes a first capacitor(C1), a second capacitor(C2), and a third capacitor. The first capacitor is connected to another input terminal of the operational amplifier. The second capacitor is connected to the common terminal of the first capacitor. The third capacitor is connected to the other input terminal of the operational amplifier. The third capacitor is connected to the output terminal of the operational amplifier.

Abstract translation: 目的：提供残留放大器和使用其的模拟数字转换器，以改善在较低的源电压条件下的输入信号的动态范围。 构成：残余电压放大器（210）包括运算放大器和电容器电路。 运算放大器连接到第一内部电压。 电容电路连接到运算放大器的另一输入端。 电容器电路包括第一电容器（C1），第二电容器（C2）和第三电容器。 第一电容器连接到运算放大器的另一个输入端。 第二电容器连接到第一电容器的公共端。 第三个电容连接到运算放大器的另一个输入端。 第三电容器连接到运算放大器的输出端。

公开(公告)号：KR1020090072053A

公开(公告)日：2009-07-02

申请号：KR1020070140028

申请日：2007-12-28

Applicant: 연세대학교 산학협력단

Inventor： 채영철 ,  이인희 ,  권민호 ,  한건희

IPC: H03M3/02

CPC classification number: H03M3/392 ,  H03M3/32 ,  H03M2201/62 ,  H03M2201/71

Abstract: A time-interleaved sigma-delta modulator using a single amplifier architecture is provided to implement the modulator with a high dynamic range by increasing an effective sampling frequency. A combiner(210) amplifies and adds a signal inputted from the outside, a fed back signal after quantization, and the fed back signal without the quantization. One or more integrating units delays the signal outputted from the combiner as much as the predetermined clock and multiplies the delayed signal by a constant coefficient. The integrating unit adds the inputted value to the signal and provides the added signal as the fed back signal without quantization to the combiner. A quantizer(220) quantizes the signal outputted from the combiner. A clock delay unit(225) delays the signal outputted from the quantizer and provides the delayed signal as the fed back signal after quantization.

Abstract translation: 提供了使用单放大器架构的时间交错式Σ-Δ调制器，以通过增加有效采样频率来实现具有高动态范围的调制器。 组合器（210）将从外部输入的信号，量化后的反馈信号和反馈信号放大并相加而不进行量化。 一个或多个积分单元将从组合器输出的信号延迟到预定时钟，并将延迟的信号乘以恒定系数。 积分单元将输入的值添加到信号中，并将相加的信号作为反馈信号提供给组合器而不进行量化。 量化器（220）量化从组合器输出的信号。 时钟延迟单元（225）延迟从量化器输出的信号，并且在量化之后提供延迟的信号作为反馈信号。

公开(公告)号：KR1020080091536A

公开(公告)日：2008-10-14

申请号：KR1020070034492

申请日：2007-04-09

Applicant: 인하대학교 산학협력단

Inventor： 원태영 ,  김영규 ,  양승수 ,  박순열

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M1/06 ,  H03M2201/62 ,  H03M2201/814 ,  H03M2201/932

Abstract: A DAC using partial randomization is provided to increase an operation speed of the DAC by reducing glitch energy by randomly selecting a current source and a significant data signal line. A DAC(Digital to Analog Converter) includes plural decoding layers having respective current sources. When the current source is randomly selected, glitch energy is decreased. The number of layers is determined for a layout size of the DAC and the reduction of the glitch energy. The number of layers is optimized according to the bit number of the DAC, so that the linearity of the DAC is guaranteed. Random signals required for the respective layers are obtained from a linear feedback shift register(LFSR).

Abstract translation: 提供使用部分随机化的DAC以通过随机选择电流源和有效数据信号线来减少毛刺能量来增加DAC的操作速度。 DAC（数模转换器）包括具有各自电流源的多个解码层。 当电流源随机选择时，毛刺能量下降。 针对DAC的布局尺寸和毛刺能量的减少确定层数。 根据DAC的位数优化层数，从而保证DAC的线性度。 从线性反馈移位寄存器（LFSR）获得各层所需的随机信号。

公开(公告)号：KR1020080083470A

公开(公告)日：2008-09-18

申请号：KR1020070024079

申请日：2007-03-12

Applicant: 삼성전자주식회사

Inventor： 최진우 ,  이승훈 ,  송민규 ,  황상훈 ,  이동진 ,  신승철

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M1/002 ,  H03M1/06 ,  H03M2201/62 ,  H03M2201/644 ,  H03M2201/814

Abstract: A switching decoder and a current steering digital/analog converter including the same are provided to reduce a glitch by adjusting a size of a PMOS(P-Channel Metal-Oxide Semiconductor) transistor. A switching decoder includes a digital logic circuit(100), and a latch-deglitch circuit(200). The digital logic circuit receives digital signals and generates a couple of control signals. The latch-deglitch circuit has a couple of first transistors and a couple of second transistors. The first transistors receive the couple of control signals, synchronize and output the received control signals with a clock signal. The second transistors are cascade-coupled with the first transistors. The second transistors have a couple of PMOS transistors. Drains of the first transistors cross gates of the second transistors.

Abstract translation: 提供了一种开关解码器和包括该开关解码器的电流转向数字/模拟转换器，以通过调整PMOS（P沟道金属氧化物半导体）晶体管的尺寸来减少毛刺。 开关解码器包括数字逻辑电路（100）和锁存 - 反跳路电路（200）。 数字逻辑电路接收数字信号并产生一对控制信号。 锁存 - 跳跃电路具有一对第一晶体管和一对第二晶体管。 第一晶体管接收一对控制信号，使用时钟信号同步并输出接收到的控制信号。 第二晶体管与第一晶体管级联耦合。 第二晶体管具有一对PMOS晶体管。 第一晶体管的漏极交叉第二晶体管。

公开(公告)号：KR1020080040458A

公开(公告)日：2008-05-08

申请号：KR1020060108450

申请日：2006-11-03

Applicant: 삼성전기주식회사

Inventor： 이영진 ,  김동현

IPC: H03M3/02

CPC classification number: H03M3/39 ,  H03M3/322 ,  H03M2201/62 ,  H03M2201/83

Abstract: A sigma-delta modulator using a multiplier having a logic gate is provided to improve integration of a circuit by forming a corrected value multiplier having a logic gate. A sigma-delta modulator using a multiplier having a logic gate includes a first multiplying unit(110), a signal processing unit(120), a quantization unit(130), a control unit(140), and a corrected value generation unit(150). The first multiplying unit multiplies an input signal by a predetermined coefficient. The signal processing unit reduces a corrected value from an output value of the first multiplying unit, adds the reduced result value to a previous result value, and multiplies the added result value by a predetermined coefficient. The quantization unit quantizes an output signal of the signal processing unit. The control unit transmits a control signal for controlling a generation of the corrected value in response to the output signal of the quantization unit. The corrected value generation unit has a plurality of logic gates which operate in response to the control signal of the control unit. The corrected value generation unit generates the corrected value by multiplying the output signal of the quantization unit by the predetermined coefficient.

Abstract translation: 提供使用具有逻辑门的乘法器的Σ-Δ调制器，以通过形成具有逻辑门的校正值乘法器来改善电路的积分。 使用具有逻辑门的乘法器的Σ-Δ调制器包括第一乘法单元（110），信号处理单元（120），量化单元（130），控制单元（140）和校正值生成单元 150）。 第一乘法单元将输入信号乘以预定系数。 信号处理单元从第一乘法单元的输出值减少校正值，将减小的结果值与先前结果值相加，并将相加结果值乘以预定系数。 量化单元量化信号处理单元的输出信号。 控制单元响应于量化单元的输出信号发送用于控制校正值的产生的控制信号。 校正值生成单元具有响应于控制单元的控制信号而工作的多个逻辑门。 校正值生成单元通过将量化单元的输出信号乘以预定系数来生成校正值。

公开(公告)号：KR1020080024905A

公开(公告)日：2008-03-19

申请号：KR1020060089656

申请日：2006-09-15

Applicant: 삼성전자주식회사

Inventor： 김광호

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M7/165 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/932

Abstract: A thermometer decoder is provided to decrease a size of the thermometer decoder by removing input signal decoders from respective output cells. A lower bit decoder(410) decodes lower half bits of an input signal and outputs lower bit signals. An upper bit decoder(430) decodes upper half bits of the input signal and outputs upper bit signals. A decoder(450) includes plural decoder stages having a predetermined number of output cells. One of the output cells decodes the input signal and outputs decoded output signals. The output cells in the decoder stage do not include separate input signal decoders. The output cell receives one of the lower bit signals, one of the upper bit signals, and the output signal from a next output cell, and combines the received signals to generate the output signal.

Abstract translation: 提供了一种温度计解码器，通过从相应的输出单元去除输入信号解码器来减小温度计解码器的尺寸。 低位解码器（410）解码输入信号的下半位，并输出低位信号。 高位解码器（430）解码输入信号的上半位并输出高位信号。 解码器（450）包括具有预定数量的输出单元的多个解码器级。 其中一个输出单元解码输入信号并输出​​解码的输出信号。 解码器级中的输出单元不包括单独的输入信号解码器。 输出单元从下一个输出单元接收一个低位信号，一个高位信号和一个输出信号，并组合接收的信号以产生输出信号。

公开(公告)号：KR1020070048540A

公开(公告)日：2007-05-09

申请号：KR1020050105729

申请日：2005-11-05

Applicant: 삼성전자주식회사

Inventor： 장일권 ,  전용원

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/62 ,  H03M2201/8152 ,  H03M2201/932

Abstract: 저항 스트링 디지털-아날로그 컨버터와 커패시터 디지털-아날로그 컨버터를 결합하는 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 컨버팅 방법 개시된다. 본 발명의 실시예에 따른 디지털-아날로그 컨버팅 드라이버는 M+N 비트의 디지털 데이터를 수신하여 아날로그 전압으로 변환하는 디지털-아날로그 컨버팅 드라이버로서 제 1 변환부, 제 2 변환부 및 아날로그 전압 출력부를 구비한다. 제 1 변환부는 상기 디지털 데이터의 연속되는 M 비트 값을 제 1 전압으로 변환한다. 제 2 변환부는 상기 디지털 데이터의 연속되는 N 비트 값을 제 2 전압으로 변환한다. 아날로그 전압 출력부는 상기 제 1 전압과 제 2 전압을 가산하여 상기 아날로그 전압으로서 출력한다. 상기 제 1 전압의 출력 범위와 상기 제 2 전압의 출력 범위는 다르다. 본 발명의 실시예에 따른 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 컨버팅 방법 의하면, 안정적인 저항 스트링 컨버터와 면적 효율성이 뛰어난 커패시터 컨버터를 결합한 새로운 구조의 디지털-아날로그 컨버팅 드라이버에 의하여 컨버팅을 수행함으로써 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 칸버팅 방법의 안정성과 면적 효율성을 극대화시킬 수 있는 장점이 있다.
저항 스트링 컨버터, 커패시터 컨버터, 버퍼, 컨버팅

公开(公告)号：KR1020060116281A

公开(公告)日：2006-11-15

申请号：KR1020050038298

申请日：2005-05-09

Applicant: (주)다빛센스

Inventor： 강영진

IPC: H03M1/12

CPC classification number: H03M3/458 ,  H03M1/12 ,  H03M3/39 ,  H03M2201/62 ,  H03M2201/645

Abstract: A resonator structure of a sigma delta analog-digital converter is provided to improve a signal to noise ratio by reducing an input constant number half and removing noise through feedback. In a resonator structure of a sigma delta analog-digital converter, an output of a first integrator(21) in a resonator structured integrator consisting two integrators is inputted to not a second integrator(22) but a third integrator(81).

Abstract translation: 提供了Σ-Δ模拟数字转换器的谐振器结构，通过减少输入常数和减少噪声来提高信噪比。 在Σ-Δ模拟数字转换器的谐振器结构中，包括两个积分器的谐振器结构积分器中的第一积分器（21）的输出被输入到第二积分器（22）而不是第三积分器（81）。

公开(公告)号：KR200407598Y1

公开(公告)日：2006-02-01

申请号：KR2020050025365

申请日：2005-09-02

Applicant: 채용웅

Inventor： 채용웅

IPC: H03M1/34 ,  H03M1/12

CPC classification number: H03M1/18 ,  H03M1/002 ,  H03M1/34 ,  H03M2201/62 ,  H03M2201/814 ,  H03M2201/834

Abstract: 본 고안은 아날로그 메모리를 구비하여 기준전압을 제공하는 아날로그-디지털 변환기에 관한 것으로서, 인젝터와 모스 트랜지스터로 구성되어 소정의 기준전압을 제공하는 다수개의 아날로그 메모리들; 외부 신호와 상기 다수개의 아날로그 메모리들 중 하나로부터 공급되는 기준전압을 입력하고 상기 외부 신호를 상기 기준전압과 비교하는 다수개의 비교기들; 및 상기 다수개의 비교기들로부터 출력되는 신호들을 조합하여 디지털 신호를 출력하는 디코더를 구비함으로써 아날로그-디지털 변환기의 면적이 감소되며, 불필요한 전력 소모를 방지한다.
아날로그 디지털 변환기

公开(公告)号：KR1020050117321A

公开(公告)日：2005-12-14

申请号：KR1020040042605

申请日：2004-06-10

Applicant: 전자부품연구원

Inventor： 이대성 ,  박효덕 ,  김규철 ,  도형욱

IPC: H03M1/38

CPC classification number: H03M1/38 ,  H03M1/1205 ,  H03M1/14 ,  H03M2201/2233 ,  H03M2201/62 ,  H03M2201/93

Abstract: 본 발명은 N 비트 축차근사형 아날로그-디지털 변환 장치(SAR ADC)에 관한 것으로서, 상기 아날로그 신호를 입력받고 N 비트의 디지털 코드에 따라 기준 전압을 분배하여 입력 신호와 비교하며, 상기 비교 결과에 따라 입력 신호에 대응하는 N 비트의 디지털 코드를 비트별로 순차적으로 판정하는 N 비트 축차근사형 아날로그-디지털 변환기와, 상기 N 비트 축차근사형 아날로그-디지털 변환기에 의해 N 비트의 디지털 코드 판정이 완료되면, 판정 오차를 N 비트 축차근사형 아날로그-디지털 변환기에 입력하고 상기 기준 전압을 2
N 배로 분주하며 디지털 코드의 판정이 완료될 때까지 후속 비트를 순차적으로 판정하도록 상기 N 비트 축차근사형 아날로그-디지털 변환기를 제어하는 제어 수단을 포함한다. 본 발명에 따르면, SAR ADC를 단위 블록으로 사용하여 보다 큰 해상도의 SAR ADC를 용이하게 구현할 수 있으며, SAR ADC에서 사용되는 캐패시터의 수와 면적을 감소시켜서 높은 해상도의 SAR ADC를 적은 면적으로 구현할 수 있다.