公开(公告)号：KR1020140097443A

公开(公告)日：2014-08-06

申请号：KR1020147017303

申请日：2012-12-06

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나카무라겐지 ,  하세가와도시오

IPC: H01L21/28 ,  H01L29/78 ,  H01L21/205 ,  H01L21/322

CPC classification number: H01L21/28079 ,  H01J37/32192 ,  H01J37/3222 ,  H01J37/32357 ,  H01L21/28088 ,  H01L21/321 ,  H01L29/517

Abstract: 반도체 디바이스를 형성하는 방법은, 프로세스 챔버 내에서 기판 상에 금속 함유 게이트 전극 막을 제공하는 단계, 프로세스 챔버 안으로 수소(H
2 ) 및 선택적으로 비활성 가스로 구성된 프로세스 가스를 흘러넣는 단계, 마이크로파 플라즈마 소스에 의해 프로세스 가스로부터 플라즈마 여기된 종을 형성하는 단계, 및 금속 함유 게이트 전극 막보다 더 낮은 일 함수를 갖는 개질된 금속 함유 게이트 전극 막을 형성하도록, 금속 함유 게이트 전극 막을 플라즈마 여기된 종에 노출시키는 단계를 포함한다. 다른 실시예들은 NMOS 및 PMOS 트랜지스터에 대한 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 갖는 반도체 디바이스를 형성하는 것에 대해 기재한다.

公开(公告)号：KR100887330B1

公开(公告)日：2009-03-06

申请号：KR1020057022905

申请日：2004-05-28

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 스가와라다쿠야 ,  다다요시히데 ,  나카무라겐지 ,  오자키시게노리 ,  나카니시도시오 ,  사사키마사루 ,  마츠야마세이지 ,  하세베가즈히데 ,  나카지마시게루 ,  후지와라도모노리

IPC: H01L21/316

CPC classification number: H01L21/02112 ,  H01L21/0234 ,  H01L21/28176 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/3144 ,  H01L21/31658 ,  H01L29/518 ,  H01L29/78

Abstract: MOSFET의 게이트 절연막이나 메모리 디바이스에서의 용량의 전극간 절연막에 포함되는 탄소, 아산화물(suboxide), 댕글링 본드(dangling bond) 등에 기인하는 특성 열화를 개선하여, 절연막의 특성을 향상시키는 방법을 제공한다.
절연막에 희가스를 포함하는 처리 가스에 근거하는 플라즈마 처리와 열어닐 처리를 조합한 개질 처리를 실시한다.

公开(公告)号：KR1020040007641A

公开(公告)日：2004-01-24

申请号：KR1020037015809

申请日：2002-05-31

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 요코야마신 ,  나카지마안리 ,  다다요시히데 ,  나카무라겐지 ,  이마이마사유키 ,  요네카와츠카사

IPC: H01L21/205

CPC classification number: H01L21/3185 ,  B82Y10/00 ,  B82Y30/00 ,  C23C16/30 ,  C23C16/345 ,  C23C16/45546 ,  C23C16/56 ,  H01L21/3144 ,  H01L21/3145 ,  H01L21/31612 ,  H01L21/31662 ,  H01L21/3211 ,  Y10S438/909

Abstract: 형성하는 실리콘의 질화막 또는 산질화막의 막의 면내의 균일성을 향상시키고, 또한, 그 때의 생산 능률을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 실리콘 기판 상에 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과, 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 제 2 막을 질화 처리하여 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정을 갖는다. 제 2 막을 형성하는 공정 및 제 3 막을 형성하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성한다. 제조 장치는, 선반이 층층이 쌓인 형상의 웨이퍼 포트에 복수의 실리콘 기판이 배치되어, 프로세스 가스 공급관으로부터 반응관의 위쪽을 향해서 프로세스 가스가 공급된다.

公开(公告)号：KR1020100125464A

公开(公告)日：2010-11-30

申请号：KR1020107024142

申请日：2009-01-23

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 시모무라고지 ,  우에노데츠지 ,  아오야마신타로 ,  나카무라겐지

IPC: H01L21/316 ,  H01L21/205

CPC classification number: H01L21/31645 ,  H01L21/28194 ,  H01L29/513 ,  H01L29/517 ,  H01L29/78

Abstract: 성막 방법은 실리콘 기판 표면에 산화막을 형성하는 공정과, 상기 산화막을 에칭하고, 상기 산화막에 의해 계면 산화막을, XPS법으로 측정한 상기 계면 산화막의 막 두께가 6.7Å 이하이고 6.0Å 이상이 되도록 형성하는 공정과, 상기 계면 산화막 상에 HfO
2 막을 MOCVD법에 의해 산화 분위기 중에서 형성하는 공정을 포함한다.

公开(公告)号：KR100682190B1

公开(公告)日：2007-02-12

申请号：KR1020000051961

申请日：2000-09-04

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나카무라겐지 ,  다다요시히데 ,  이마이마사유키 ,  스에무라아사미 ,  히시야신고

IPC: H01L21/314

CPC classification number: C23C16/4408 ,  C23C16/308 ,  C23C16/56

Abstract: 실리콘 산질화물을 포함하는 절연막의 형성 방법은, 우선 실리콘 웨이퍼(W)에 산화 처리를 실시함으로써, 웨이퍼 표면상에 실리콘 산화막을 형성한다. 산화 처리에 있어서, 제 1 처리 시간 0.5 내지 30분에 걸쳐 실리콘 웨이퍼(W)를 수납한 처리실(41) 내의 분위기를 제 1 온도 700 내지 950℃ 및 제 1 압력 0.7 내지 (대기압-0.375)Torr로 설정하는 동시에, 처리실(41)내에 산화를 실행하기 위한 제 1 처리 가스를 공급한다. 제 1 처리 가스는 1 내지 5vol%의 수증기와 95 내지 99vol%의 질소 가스를 포함한다. 실리콘 산화막 형성 후에 실리콘 산화막의 적어도 일부를 실리콘 산질화물로 변환하기 위해서 어닐링(anneal) 처리를 한다. 어닐링 처리에 있어서, 제 2 처리 시간 1 내지 30분에 걸쳐, 처리실(41)내의 분위기를 제 2 가열 온도 800 내지 950℃ 및 제 2 압력 0.7 내지 680Torr로 설정하는 동시에, 처리실(41) 내에 질화를 실행하기 위한 제 2 처리 가스를 공급한다. 제 2 처리 가스는 10 내지 100vol%의 일산화질소 가스를 포함한다.

公开(公告)号：KR1020060006096A

公开(公告)日：2006-01-18

申请号：KR1020057022905

申请日：2004-05-28

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 스가와라다쿠야 ,  다다요시히데 ,  나카무라겐지 ,  오자키시게노리 ,  나카니시도시오 ,  사사키마사루 ,  마츠야마세이지 ,  하세베가즈히데 ,  나카지마시게루 ,  후지와라도모노리

IPC: H01L21/316

CPC classification number: H01L21/02112 ,  H01L21/0234 ,  H01L21/28176 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/3144 ,  H01L21/31658 ,  H01L29/518 ,  H01L29/78

Abstract: Disclosed is a method for overcoming deterioration in characteristics of insulating films due to carbon, a suboxide, a dangling bond or the like contained in a gate insulating film of a MOSFET or an interelectrode insulating film of a capacitor in a memory device, thereby improving the characteristics of the insulating film. An insulating film is subjected to a modification treatment wherein a plasma treatment using a plasma produced from a process gas containing a noble gas and a thermal annealing treatment are combined.

Abstract translation: 公开了一种克服由于存储器件中的MOSFET或电容器的栅极绝缘膜中包含的碳，低氧化物，悬空键等引起的绝缘膜的特性劣化的方法，从而改善了 绝缘膜的特性。 对绝缘膜进行改性处理，其中使用由含有惰性气体和热退火处理的工艺气体产生的等离子体处理组合。

公开(公告)号：KR101938441B1

公开(公告)日：2019-01-14

申请号：KR1020147017303

申请日：2012-12-06

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나카무라겐지 ,  하세가와도시오

IPC: H01L21/28 ,  H01L29/78 ,  H01L21/205 ,  H01L21/322

公开(公告)号：KR100906509B1

公开(公告)日：2009-07-07

申请号：KR1020067020971

申请日：2005-04-11

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 다카하시츠요시 ,  시모무라고우지 ,  나카무라겐지 ,  아오야마신타로 ,  야마자키가즈요시

IPC: H01L21/336 ,  H01L21/02

CPC classification number: C23C16/56 ,  C23C16/401 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/3143 ,  H01L21/316 ,  H01L21/31608 ,  H01L21/31645 ,  H01L29/518

Abstract: SiO
2
용량 환산 막두께가 1.45㎚ 이하인 하프늄 실리케이트계 재료로 이루어지는 게이트 절연막(4)을 실리콘 기판(1) 상에 형성하는 방법이 개시된다. 이 방법은, 실리콘 기판(1)의 표면을 세정하고 실질적으로 산소가 존재하지 않은 청정면으로 하는 공정과, 아미드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 실리콘 기판(1)의 청정면에 하프늄 실리케이트막(2)을 성막하는 공정과, 하프늄 실리케이트막(2)에 산화 처리를 실시하는 공정과, 산화 처리를 실시한 후의 하프늄 실리케이트막(2)에 질화 처리를 실시하는 공정을 갖는다. 이 방법에 의하면, 막두께가 얇더라도 표면 거칠기가 양호한 게이트 절연막을 얻을 수 있다.

公开(公告)号：KR100744590B1

公开(公告)日：2007-08-01

申请号：KR1020047011711

申请日：2003-03-31

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 스가와라다쿠야 ,  다다요시히데 ,  나카무라겐지 ,  오자키시게노리 ,  나카니시도시오 ,  사사키마사루 ,  마츠야마세이지 ,  하세베가즈히데 ,  나카지마시게루 ,  후지와라도모노리

IPC: H01L21/316 ,  H01L21/205

CPC classification number: H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31604 ,  H01L21/31645 ,  H01L21/31662 ,  H01L28/56 ,  H01L29/517 ,  H01L29/518

Abstract: 전자 디바이스용 기재상에 배치된 절연막의 표면에 적어도 산소 원자 함유 가스를 포함하는 처리 가스에 기초한 플라즈마를 조사하여 그 절연막과 전자 디바이스용 기재의 계면에 하지막을 형성한다. 절연막과 전자 디바이스용 기재 사이의 계면에 그 절연막의 특성을 향상시킬 수 있는 양질의 하지막을 얻을 수 있다.

公开(公告)号：KR1020160087357A

公开(公告)日：2016-07-21

申请号：KR1020160004180

申请日：2016-01-13

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 타필리칸다바라엔. ,  나카무라겐지

IPC: H01L29/06 ,  H01L21/02 ,  H01L29/41 ,  H01L21/3213 ,  H01L21/20

CPC classification number: H01L29/66772 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/78618 ,  H01L29/78654 ,  H01L29/78696

Abstract: 본발명의실시예는, 기판상에나노와이어구조물을형성하기위한방법에대해기재한다. 하나의실시예에따르면, 방법은, a) 기판상에제1 반도체층을성막하는단계, b) 패터닝된제1 반도체층을형성하도록제1 반도체층을에칭하는단계, c) 패터닝된제1 반도체층에걸쳐유전체층을형성하는단계, 및 d) 패터닝된제1 반도체층 상에그리고유전체층 상에제2 반도체층을성막하는단계를포함한다. 방법은, e) 단계 a) 내지단계 d)를적어도 1회반복하는단계, f) 단계 e)에이어서, 단계 a) 내지단계 c)를 1회반복하는단계, g) 핀구조물을형성하도록패터닝된제1 반도체층, 유전체층, 및제2 반도체층을에칭하는단계, 및 h) 핀구조물로부터패터닝된제1 반도체층을제거하는단계를포함한다.

Abstract translation: 公开了一种形成纳米线结构的方法。 形成纳米线结构的方法包括：a）在衬底上形成第一半导体层的步骤; b）蚀刻第一半导体层以形成图案化的第一半导体层的步骤; c）在图案化的第一半导体层上形成电介质层的步骤; 以及d）在图案化的第一半导体层和电介质层上形成第二半导体层的步骤。 形成纳米线结构的方法包括：e）重复a）步骤至d）步骤至少一次; f）重复步骤a）步骤c）步骤e）步骤一次; g）用于蚀刻图案化的第一半导体层，电介质层和第二半导体层以形成pin结构的步骤; 以及h）从所述引脚结构去除所述图案化的第一半导体层的步骤。