Abstract:
본 발명의 일 측면에 따라 실리콘층의 결정화 방법을 개시한다. 기판 위에 비정질 실리콘층을 형성한다. 상기 비정질 실리콘층의 표면이 소수성이 되도록 상기 비정질 실리콘의 표면을 소수성 처리한다. 상기 소수성 처리된 상기 비정질 실리콘층 위에 촉매 금속을 형성한다. 상기 촉매 금속이 형성된 상기 비정질 실리콘층을 열처리하여 다결정 실리콘층으로 결정화한다.
Abstract:
박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들에서, 본 발명의 실시예에 따른 박막 트랜지스터는 기판 상에 형성된 액티브층과, 상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극과, 상기 게이트 절연막 패턴 및 상기 게이트 전극을 덮는 식각 방지막 패턴, 그리고 상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 부재 및 드레인 부재를 포함한다.
Abstract:
본 발명은 비정질 실리콘막의 결정화 방법, 그리고 이를 적용한 박막 트랜지스터의 제조 방법 및 이에 의해 제조된 박막 트랜지스터에 관한 것이다. 본 발명의 실시예에 따른 결정화 방법은, 비정질 실리콘막을 형성하는 단계, 비정질 실리콘막 위에 서로 이격되도록 결정화 촉매 입자들을 위치시키는 단계, 비정질 실리콘막에서 결정화 촉매 입자들을 선택적으로 제거하는 단계 및 비정질 실리콘막을 열처리에 의해 결정화하는 단계를 포함한다.
Abstract:
온전류의 크기를 유지하면서 누설전류를 줄일 수 있는 박막 트랜지스터를 개시한다. 본 발명에 의한 박막 트랜지스터는 기판; 양끝단의 소스 영역 및 드레인 영역, 상기 소스 영역 또는 상기 드레인 영역에 인접한 저농도 도핑영역, 적어도 둘 이상의 채널영역, 상기 채널영역 사이의 고농도 도핑영역을 포함하는 상기 기판 위의 활성층; 상기 활성층 위의 게이트 절연막; 적어도 둘 이상의 개별 게이트 전극을 포함하고, 상기 개별 게이트 전극 아래에 채널영역이 위치하고, 최외각의 상기 개별 게이트 전극의 바깥쪽으로 상기 소스 영역 및 상기 드레인 영역이 위치한 상기 게이트 절연막 위의 다중 게이트 전극; 상기 다중 게이트 전극 위의 제1 층간 절연막; 및 상기 제1 층간 절연막을 관통하여 상기 소스 영역과 상기 드레인 영역에 각각 접촉하는 소스 전극 및 드레인 전극; 을 포함한다.
Abstract:
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치에 관한 것으로, 기판; 제 1 금속촉매 결정화 영역으로 이루어진 채널영역 및 제 1 금속촉매 결정화영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역으로 이루어진 반도체층; 상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막; 및 상기 게이트 전극과 절연되며, 상기 콘택층을 통하여 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터에 관한 것이다. 또한, 기판을 형성하고, 제 1 금속촉매 결정화 영역으로 이루어진 채널영역 및 제 1 금속촉매 결정화영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역으로 이루어진 반도체층을 형성하고, 상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극을 형성하고, 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막을 형성하고, 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극을 형성하는 것을 포함하는 박막트랜지스터의 제조방법에 관한 것이다.
Abstract:
본 발명은 유기전계발광표시장치 및 그의 제조방법에 관한 것으로써, 박막트랜지스터 영역 및 캐패시터 영역을 포함하는 기판: 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하며, 상기 박막트랜지스터 영역에 위치하는 금속촉매를 이용하여 결정화된 반도체층 패턴; 상기 반도체층 패턴을 포함하는 상기 기판 상에 위치하는 게이트 절연막: 상기 게이트 절연막 상에 위치하며, 상기 반도체층 패턴의 일정 영역에 대응되는 영역에 위치하는 게이트 전극 및 캐패시터 영역에 위치하는 캐패시터 하부 전극; 상기 게이트 전극 및 캐패시터 하부 전극을 포함하는 상기 기판 상에 위치하는 층간 절연막; 상기 층간 절연막 상에 위치하며, 상기 반도체층 패턴과 일부가 연결되는 소오스/드레인 전극 및 상기 캐패시터 하부전극에 대응되는 캐패시터 상부전극; 상기 층간 절연막 상에 위치하며, 상기 소오스/드레인 전극과 전기적으로 연결되는 제 1 전극; 상기 제 1 전극 상에 위치하는 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하며, 상기 캐패시터 영역에 대응하여 위치하는 상기 버퍼층의 일정영역, 상기 게이트 절연막의 일정영역, 상기 층간 절연막의 일정영역, 상기 캐패시터 하부 전극, 및 상기 캐패시터 상부전극의 표면에는 상기 반도체층 패턴을 형성하는 결정립의 결정립계 및 시드의 형상과 일치하는 형상의 돌출부가 형성된 것을 특징으로 하는 유기전계발광표시장치 및 그의 제조방법에 관한 것이다. 다결정 실리콘, 금속촉매 결정화 법
Abstract:
PURPOSE: A sputtering device for depositing a metal catalyst is provided to improve the uniformity of metal catalyst of the extreme low density on a substrate by minimizing the deposition of metal catalyst discharged from a metal target in a pre-sputtering process. CONSTITUTION: A metal target(120) is located in a process chamber(110). A target transfer unit(130) includes a first shield(150) to control the progressing direction of a metal catalyst discharged from the metal target. A substrate holder(140) faces the metal target. The difference between the length of the first shield and the distance between the substrate and the metal target is 3 cm or less.
Abstract:
PURPOSE: A method for manufacturing a polycrystalline silicon layer, and thin film transistor, organic light emitting display device with the thin film transistor, and manufacturing method thereof are provided to reduce line type scratches on a buffer layer, an amorphous silicon layer, or a capping layer, thereby controlling the growth of crystallization of a polycrystalline silicon layer. CONSTITUTION: A method for manufacturing a polycrystalline silicon layer comprises the following steps. A substrate(100) is provided. A buffer layer(110) is formed on a substrate. An amorphous silicon layer(120A) is formed on the buffer layer. A groove is formed on the amorphous silicon layer. A capping layer(125) is formed on the amorphous silicon layer. A metal catalytic layer(128) is formed on the capping layer. The substrate is processed by heat to crystallize the amorphous silicon layer into a polycrystalline silicon layer.
Abstract:
PURPOSE: A sputtering apparatus is provided to uniformly deposit metallic catalyst of very low density on a substrate by reducing the unevenness of a metallic catalyst which is deposited at the edge of the substrate. CONSTITUTION: In a sputtering apparatus, a metal target(120) is arranged in a reaction chamber. The area of the metal target is at least 1.3 times larger than that of the substrate mounted in a substrate holder. A substrate holder(130) is arranged to be faced with the metal target. A vacuum pump(140) is connected to the exhaust pipe of the reaction chamber. A first shield(160) controls the progressive direction of the metallic catalyst discharged from the metal target.