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    2.
    发明专利
    未知

    公开(公告)号：ES3011182T3

    公开(公告)日：2025-04-07

    申请号：ES21178579

    申请日：2018-03-23

    Applicant: INTEL CORP

    Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  VEMBU BALAJI ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  JAHAGIRDAR SANJEEV ,  RANGANATHAN VASANTH

    IPC: G06F9/52 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/084

    Abstract: Se describe un mecanismo para facilitar la sincronización y las barreras para el aprendizaje automático en máquinas autónomas. Un método de las realizaciones, como se describe en este documento, incluye la detección de grupos de hilos relacionados con el aprendizaje automático asociados a uno o más dispositivos de procesamiento. El método puede incluir además la facilitación de la sincronización de barreras de los grupos de hilos en múltiples matrices, de modo que cada hilo de un grupo se programe en un conjunto de elementos de cómputo asociados a las múltiples matrices, donde cada matriz representa un dispositivo de procesamiento de uno o más dispositivos de procesamiento, incluyendo dicho dispositivo un procesador gráfico. (Traducción automática con Google Translate, sin valor legal)

    Execution using multiple page tables
    4.
    发明专利
    Execution using multiple page tables 未知

    公开(公告)号：AU2012379689A1

    公开(公告)日：2014-11-06

    申请号：AU2012379689

    申请日：2012-05-09

    Applicant: INTEL CORP

    Inventor： MACPHERSON MIKE B

    IPC: G06F9/06 ,  G06F9/30 ,  G06F12/10

    Abstract: Embodiments of techniques and systems for execution of code with multiple page tables are described. In embodiments, a heterogenous system utilizing multiple processors may use multiple page tables to selectively execute appropriate ones of different versions of executable code. The system may be configured to support use of function pointers to virtual memory addresses. In embodiments, a virtual memory address may be mapped, such as during a code fetch, in embodiments, when a processor seeks to perform a code fetch using the function pointer, a page table associated with the processor may be used to translate the virtual memory address to a physical memory address where code executable by the processor may be found. Usage of multiple page tables may allow the system to support function pointers while utilizing only one virtual memory address for each function that is pointed to. Other embodiments may be described and claimed.

    Anweisung und Logik für systolisches Skalarprodukt mit Akkumulation
    7.
    发明专利
    Anweisung und Logik für systolisches Skalarprodukt mit Akkumulation 未知

    公开(公告)号：DE102019101118A1

    公开(公告)日：2019-10-24

    申请号：DE102019101118

    申请日：2019-01-17

    Applicant: INTEL CORP

    Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA S ,  LUEH GUEI-YUAN ,  PARRA JORGE E ,  GU JUNJIE ,  TRIFUNOVIC KONRAD ,  MACPHERSON MIKE B ,  SHAH SHUBH B ,  MARWAHA SHUBRA ,  JUNKINS STEPHEN ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  BAUER TIMOTHY R ,  GEORGE VARGHESE ,  CHEN WEIYU ,  LIAO HONG BIN

    IPC: G06F9/38

    Abstract: Die hierin beschriebenen Ausführungsformen stellen bereit, dass eine Anweisung und die zugeordnete Logik GPGPU-Programmcode ermöglichen, auf Spezial-Hardwarelogik zuzugreifen, um Skalarproduktoperationen zu beschleunigen. Eine Ausführungsform stellt eine Grafikverarbeitungseinheit bereit, die eine Abrufeinheit zum Abrufen einer Anweisung zur Ausführung und eine Entschlüsselungseinheit zum Entschlüsseln der Anweisung in eine entschlüsselte Anweisung umfasst. Die entschlüsselte Anweisung ist ein Matrixanweisung, um die Grafikprozessoreinheit zu veranlassen, eine parallele Skalarproduktoperation durchzuführen. Die GPGPU umfasst auch eine systolische Skalarprodukteinheit zum Ausführen der entschlüsselten Anweisung in einer oder mehreren SIMD-Spuren unter Verwendung mehrerer systolischer Schichten, wobei zum Ausführen der entschlüsselten Anweisung ein auf einer ersten systolischen Schicht berechnetes Skalarprodukt an eine zweite systolische Schicht ausgegeben werden soll, wobei jede systolische Schicht einen oder mehrere Sätze von miteinander verbundenen Multiplizierern und Addierern umfasst, wobei jeder Satz von Multiplizierern und Addierern dazu dient, ein Skalarprodukt zu erzeugen.

    EXECUTION USING MULTIPLE PAGE TABLES
    8.
    发明公开
    EXECUTION USING MULTIPLE PAGE TABLES 审中-公开
    AUSFHHRUNG ANHAND MEHRERER SEITENTABELLEN

    公开(公告)号：EP2847668A4

    公开(公告)日：2015-12-09

    申请号：EP12876530

    申请日：2012-05-09

    Applicant: INTEL CORP

    Inventor： MACPHERSON MIKE B

    IPC: G06F9/06 ,  G06F9/30 ,  G06F9/455 ,  G06F12/10

    CPC classification number: G06F12/0802 ,  G06F9/06 ,  G06F9/30 ,  G06F9/455 ,  G06F9/45533 ,  G06F9/45554 ,  G06F9/45558 ,  G06F12/1009 ,  G06F12/1036 ,  G06F2009/45583 ,  G06F2212/151 ,  G06F2212/656 ,  G06F2212/657

    Abstract: Embodiments of techniques and systems for execution of code with multiple page tables are described. In embodiments, a heterogenous system utilizing multiple processors may use multiple page tables to selectively execute appropriate ones of different versions of executable code. The system may be configured to support use of function pointers to virtual memory addresses. In embodiments, a virtual memory address may be mapped, such as during a code fetch, in embodiments, when a processor seeks to perform a code fetch using the function pointer, a page table associated with the processor may be used to translate the virtual memory address to a physical memory address where code executable by the processor may be found. Usage of multiple page tables may allow the system to support function pointers while utilizing only one virtual memory address for each function that is pointed to. Other embodiments may be described and claimed.

    Abstract translation: 描述用于执行具有多个页表的代码的技术和系统的实施例。 在实施例中，使用多个处理器的异构系统可以使用多个页表来选择性地执行可执行代码的不同版本中的适当的一个。 该系统可以被配置为支持使用虚拟存储器地址的功能指针。 在实施例中，可以映射虚拟存储器地址，诸如在代码获取期间。 在实施例中，当处理器试图使用功能指针执行代码提取时，可以使用与处理器相关联的页表来将虚拟存储器地址转换为物理存储器地址，其中可以找到可由处理器执行的代码。 多页表的使用可能允许系统支持功能指针，同时仅针对指向的每个功能只使用一个虚拟内存地址。 可以描述和要求保护其他实施例。

    9.
    发明专利
    未知

    公开(公告)号：ES2993162T3

    公开(公告)日：2024-12-23

    申请号：ES18163725

    申请日：2018-03-23

    Applicant: INTEL CORP

    Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  SURTI PRASOONKUMAR ,  SAKTHIVEL CHANDRASEKARAN ,  RAY JOYDEEP

    IPC: G06F9/50 ,  G06N3/02

    Abstract: Se describe un mecanismo para facilitar el intercambio de datos y la expansión de compresión de modelos en máquinas autónomas. Un método de realizaciones, como se describe en el presente documento, incluye detectar un primer procesador que procesa información relacionada con una red neuronal en un primer dispositivo informático, donde el primer procesador comprende un primer procesador de gráficos y el primer dispositivo informático comprende una primera máquina autónoma. El método incluye además facilitar que el primer procesador almacene una o más partes de la información en una biblioteca en una base de datos, donde una o más partes son accesibles para un segundo procesador de un dispositivo informático. (Traducción automática con Google Translate, sin valor legal)

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