公开(公告)号：WO2008157524A2

公开(公告)日：2008-12-24

申请号：PCT/US2008/067177

申请日：2008-06-17

Applicant: E. I. DU PONT DE NEMOURS AND COMPANY ,  BORLAND, William ,  AMEY, Daniel, I. ,  DIETZ, Karl, H. ,  PALANDUZ, Cengiz, Ahmet ,  ERICKSON, Stan, J.

Inventor： BORLAND, William ,  AMEY, Daniel, I. ,  DIETZ, Karl, H. ,  PALANDUZ, Cengiz, Ahmet ,  ERICKSON, Stan, J.

IPC: H05K1/16 ,  H05K3/46

CPC classification number: H05K1/162 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2924/15311 ,  H05K3/1291 ,  H05K3/4602 ,  H05K3/4652 ,  H05K2201/0175 ,  H05K2201/0355 ,  H05K2201/09481 ,  H05K2201/09518 ,  H05K2201/09718 ,  H05K2201/09763 ,  H05K2203/1126 ,  Y10T29/435 ,  Y10T29/49002 ,  Y10T29/49128

Abstract: Provided herein are devices comprising a printed wiring board that comprise, singulated capacitors fabricated from known good, thin-film, fired-on-foil capacitors. Provided are methods of incorporating the singulated capacitors into the build-up layers of a printed wiring board to minimize impedance. The singulated capacitors have a pitch that allows each power and ground terminal of an IC to be directly connected to a power and ground electrode, respectively, of its own singulated capacitor. Using a feedstock of known good, fired-on-foil capacitors allows for improved PWB yield.

Abstract translation: 本文提供了包括印刷线路板的器件，其包括由已知的良好的薄膜，片上电容器电容器制成的单个电容器。 提供了将单个电容器并入印刷线路板的积层中以最小化阻抗的方法。 单片电容器具有允许IC的每个电源和接地端子分别直接连接到其自己的单个电容器的电源和接地电极的间距。 使用已知的良好的烧结箔电容器的原料允许改进的PWB产量。

公开(公告)号：WO2008004382A1

公开(公告)日：2008-01-10

申请号：PCT/JP2007/060804

申请日：2007-05-28

Applicant: 日本メクトロン株式会社 ,  松田 文彦

Inventor： 松田 文彦

IPC: H05K3/46

CPC classification number: H05K3/4611 ,  H05K3/0035 ,  H05K3/429 ,  H05K2201/09518 ,  H05K2203/0554 ,  H05K2203/063

Abstract: [課題] 　レーザ加工性の異なる樹脂を複数種積層したリジッドフレックスプリント配線板等の多層プリント配線板の穴加工を好適に行う方法を提供すること。 [解決手段] 　内層コア用の基板８および外層ビルドアップ層１４用の両面型銅張積層板１２を用意し、前記両面型銅張積層板における導通用孔形成部位に貫通孔を形成し、前記両面型銅張積層板における一面に回路パターン１１ａを形成し、前記回路パターンの形成された面が内側の面となるように、前記内層コア基板に対して接着剤層１５を挟んで前記両面型銅張積層板を積層して積層回路基材を形成し、前記積層回路基材の所定部位に貫通孔２２を形成し、前記貫通孔に導電化処理およびメッキ処理を施すことにより多層プリント配線板を製造する方法において、前記回路パターンの銅箔１０をマスクとして、前記所定部位にレーザービームを照射し、前記外層ビルドアップ層から前記内層コア用の基板までの導通用孔を形成することを特徴とする。

Abstract translation: 提供一种在多层印刷线路板上适当制造孔的方法，例如刚性柔性印刷线路板，其中层压具有不同激光加工性能的多种树脂。 解决问题的手段制备内层芯的基板（8）和外层积层（14）的双面镀铜多层板（12），在导电孔形成时形成贯通孔 并且在双面镀铜多层板的一个表面上形成电路图案（11a）。 通过在内层芯板上层叠双面镀铜多层板而形成多层电路基材，其中，在其间形成有电路图案的表面为内侧表面，通孔 在多层电路基材上的规定部分形成有孔（22），并对通孔进行电镀和电镀处理，制造多层印刷布线板。 该方法的特征在于，通过使用电路图案的铜箔（10）作为掩模，通过用激光束照射规定部分来形成从外层堆积层到内层芯基板的导电孔。

公开(公告)号：WO2007005516A3

公开(公告)日：2007-03-29

申请号：PCT/US2006025354

申请日：2006-06-28

Applicant: TERADYNE INC ,  BEHZIZ ARASH ,  YAGHMAI ROYA

Inventor： BEHZIZ ARASH ,  YAGHMAI ROYA

IPC: G01R31/28 ,  H05K3/46

CPC classification number: H05K1/115 ,  G01R31/2889 ,  H05K3/3421 ,  H05K3/4602 ,  H05K2201/049 ,  H05K2201/09472 ,  H05K2201/09481 ,  H05K2201/09509 ,  H05K2201/09518 ,  H05K2201/09627 ,  H05K2201/10189 ,  Y10T29/49165

Abstract: In one embodiment, a laminated printed circuit board translator (100) is provided. In some embodiments, the translator includes a receiving board (110) adapted to receive a pin (55) , the receiving board includes a plated via (120) extending through the receiving board and has a hole (125) for receiving the pin. An interface board (130) laminated with the receiving board has a controlled depth via (160) extending through it to contact a conductive trace (140) . The conductive trace extends between the receiving board and the interface board to connect the plated via of the receiving board with the controlled depth via of the interface board. The controlled depth via is configured so that it is capable of being plated through a single sided drilled opening in the interface board. Some embodiments have a pad on the interface board connected to the controlled depth via.

Abstract translation: 在一个实施例中，提供了层叠印刷电路板转换器（100）。 在一些实施例中，转换器包括适于接收销（55）的接收板（110），接收板包括延伸穿过接收板的电镀通孔（120），并具有用于接收销的孔（125）。 层叠有接收板的接口板（130）具有经由其延伸的受控深度（160）以接触导电迹线（140）。 导电迹线在接收板和接口板之间延伸，以将接收板的电镀通孔与接口板的受控深度通孔连接。 受控深度通孔被配置成能够通过接口板中的单面钻孔而进行电镀。 一些实施例在接口板上具有连接到受控深度通孔的焊盘。

公开(公告)号：WO2006134914A1

公开(公告)日：2006-12-21

申请号：PCT/JP2006/311832

申请日：2006-06-13

Applicant: イビデン株式会社 ,  苅谷 隆

Inventor： 苅谷 隆

IPC: H05K3/46 ,  H01L23/12

CPC classification number: H05K1/11 ,  H01L23/50 ,  H01L23/5383 ,  H01L23/5384 ,  H01L24/16 ,  H01L2224/131 ,  H01L2224/16 ,  H01L2224/81192 ,  H01L2224/81815 ,  H01L2924/0001 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01012 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/01025 ,  H01L2924/01046 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01084 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H05K1/113 ,  H05K1/162 ,  H05K3/4602 ,  H05K3/4652 ,  H05K2201/0175 ,  H05K2201/0355 ,  H05K2201/09309 ,  H05K2201/09509 ,  H05K2201/09518 ,  H05K2201/096 ,  H05K2201/09718 ,  H05K2201/09763 ,  H05K2201/10674 ,  H01L2924/014 ,  H01L2224/13099 ,  H01L2924/00 ,  H01L2224/0401

Abstract: 　１チップに２つのプロセッサコア８１Ａ，８１Ｂを含むデュアルコアプロセッサ８０を搭載可能な実装部６０と、各プロセッサコア８１Ａ，８１Ｂごとに独立して形成された電源ライン１２Ａ，１２Ｂ、グランドライン１１Ａ，１１Ｂ、第１及び第２層状コンデンサ４０Ａ，４０Ｂを備えたものである。このため、各プロセッサコア８１Ａ，８１Ｂの電位が瞬時に低下したとしてもそれに対応する層状コンデンサ４０Ａ，４０Ｂの作用により電位の瞬時低下を抑制することができるし、一つのプロセッサコアの電圧が変動したとしてもその電圧変動が残りのプロセッサコアに影響することはないため誤動作が発生することもない。                                                                                

Abstract translation: 印刷电路板设置有可以在一个芯片中安装包括两个处理器核心（81A，81B）的双核心处理器（80）的安装部分（60） 分别为处理器核心（81A，81B）形成的电源线（12A，12B） 接地线（11A，11B）以及第一和第二层状电容器（40A，40B）。 因此，即使当处理器核心（81A，81B）中的每一个的电位瞬间减小时，也可以通过对应于这种电位降低的层状电容器（40A，40B）的操作来抑制瞬时电位降低， 一个处理器核心的电压波动，这种电压波动不影响处理器核心的其余部分，并且不会产生故障。

公开(公告)号：WO2006001505A1

公开(公告)日：2006-01-05

申请号：PCT/JP2005/012146

申请日：2005-06-24

Applicant: イビデン株式会社 ,  苅谷 隆 ,  持田 晶良

Inventor： 苅谷 隆 ,  持田 晶良

IPC: H05K3/46

CPC classification number: H01L21/6835 ,  H01L21/4857 ,  H01L2221/68345 ,  H01L2221/68363 ,  H01L2224/05001 ,  H01L2224/16 ,  H01L2224/16235 ,  H01L2924/0102 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/3011 ,  H05K1/162 ,  H05K3/4602 ,  H05K2201/0175 ,  H05K2201/0355 ,  H05K2201/09309 ,  H05K2201/09509 ,  H05K2201/09518 ,  H05K2201/09718 ,  H05K2203/0353 ,  Y10T29/435 ,  Y10T29/49117 ,  Y10T29/49124 ,  Y10T29/49128 ,  Y10T29/49147 ,  Y10T29/49155 ,  Y10T29/49165

Abstract: プリント配線板１０では、上部電極接続部５２は、上部電極接続部第１部５２ａがコンデンサ部４０と接触することなくコンデンサ部４０を上下方向に貫通し、コンデンサ部４０の上方に設けられた上部電極接続部第３部５２ｃを経て上部電極接続部第２部５２ｂから上部電極４２に繋がっている。また、下部電極接続部５１は、コンデンサ部４０の上部電極４２とは接触しないが下部電極４１とは接触するようにコンデンサ部４０を上下方向に貫通している。このため、ビルドアップしていく流れの中で、２枚の金属箔で高誘電体層を挟んだ構造を有し後にコンデンサ部４０となる高誘電体キャパシタシートでもって全面を覆ったあとでも、上部電極接続部５２や下部電極接続部５１を形成することができる。

Abstract translation: 印刷电路板（10）包括：具有第一部分（52a），第二部分（52b）和第三部分（52c）的上部电极连接单元（52） 下电极连接单元（51）; 电容器单元（40）; 上电极（42）; 和下电极（41）。 在上部电极连接单元（52）中，第一部分（52a）垂直地穿过电容器单元（40）而不与电容器单元（40）接触，并且从第二部分（52b）连接到上部电极（42） 经由布置在电容器单元（40）上方的第三部分（52c）。 此外，下部电极连接单元51垂直地穿过电容器单元40而不与电容器单元40的上部电极42接触而与下部电极41接触。 因此，在积聚的流动中，即使在整个表面被高介电电容器片覆盖之后，也可以形成上电极连接单元（52）和下电极连接单元（51） 两个金属箔以后成为电容器单元（40）。

公开(公告)号：WO2003013201A1

公开(公告)日：2003-02-13

申请号：PCT/KR2001/001480

申请日：2001-08-31

Applicant: DAP CORPORATION ,  LEE, Seong, Heon

Inventor： LEE, Seong, Heon

IPC: H05K3/46

CPC classification number: H05K3/4652 ,  H05K1/112 ,  H05K3/0094 ,  H05K3/064 ,  H05K3/28 ,  H05K3/4069 ,  H05K3/4602 ,  H05K2201/0347 ,  H05K2201/09509 ,  H05K2201/09518

Abstract: This invention relates to a method for forming device-landing pad of multi-layered PCB, and more particularly, to a method for foring device-landing pad of a multi-layered PCB by plugging a via hole formed by laser drilling for device-landing and/or forming a via and conductive layer. In order to achieve the objects of the present invention, the method for forming device-landing pad of multi-layered PCB including the step of forming at least one via hole for interconnecting different conductive layer patterns, the method comprising the steps of: forming a first external conductive layer over the a surface of the multi-layered PCB having the via hole; forming a via by plugging the via hole; forming masking layer over a surface of the conductive layer; etching back the first external conductive layer for forming conductive pattern; and removing the masking layer.

Abstract translation: 本发明涉及一种用于形成多层PCB的装置着陆垫的方法，更具体地说，涉及一种通过堵塞由激光钻孔形成的通孔来进行装置着陆的多层PCB的装置着陆垫的方法 和/或形成通孔和导电层。 为了实现本发明的目的，提出了一种用于形成多层PCB的器件着陆焊盘的方法，包括形成用于互连不同导电层图案的至少一个通孔的步骤，该方法包括以下步骤：形成 在具有通孔的多层PCB的表面上的第一外部导电层; 通过堵塞通孔形成通孔; 在所述导电层的表面上形成掩模层; 蚀刻第一外部导电层以形成导电图案; 并去除掩模层。

公开(公告)号：WO2002100142A1

公开(公告)日：2002-12-12

申请号：PCT/JP2002/005162

申请日：2002-05-28

Applicant: 株式会社 日立製作所 ,  山口 欣秀 ,  寺林 隆夫 ,  宝蔵寺 裕之 ,  天明 浩之 ,  諫田 尚哉

Inventor： 山口 欣秀 ,  寺林 隆夫 ,  宝蔵寺 裕之 ,  天明 浩之 ,  諫田 尚哉

IPC: H05K3/46

CPC classification number: H01L23/49827 ,  H01L21/486 ,  H01L23/49816 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/09701 ,  H01L2924/15311 ,  H01L2924/19105 ,  H05K1/0306 ,  H05K3/0044 ,  H05K3/4605 ,  H05K2201/0154 ,  H05K2201/0949 ,  H05K2201/09518 ,  H05K2201/09536 ,  H05K2201/0959 ,  H05K2201/09827 ,  H05K2203/025 ,  H05K2203/1581 ,  H01L2224/05599

Abstract: A multilayer wiring board (6) manufactured at low cost comprises an insulating sheet(1) having a through hole (100) and a thin−film wiring layer (2) formed on the insulating sheet. The board has a high reliability, and a high−density wiring can be provided on the board. A through hole is made in a glass sheet (1) by sand blasting, a wiring pattern (120) and an interlayer insulating layer (110) are formed on the glass sheet, and the through hole is filled with a plating wiring or a conductive material (101), thus fabricating a multilayer wiring board.

Abstract translation: 以低成本制造的多层布线板（6）包括具有通孔（100）的绝缘片（1）和形成在绝缘片上的薄膜布线层（2）。 该板具有高可靠性，并可在板上提供高密度接线。 通过喷砂在玻璃板（1）中形成通孔，在玻璃板上形成布线图案（120）和层间绝缘层（110），并且通孔填充有电镀布线或导电 材料（101），从而制造多层布线板。

公开(公告)号：WO1996022008A1

公开(公告)日：1996-07-18

申请号：PCT/JP1996000021

申请日：1996-01-10

Applicant: HITACHI, LTD. ,  AKIBA, Yutaka ,  NARIZUKA, Yasunori ,  TANEI, Hirayoshi ,  KITAMURA, Naoya

Inventor： HITACHI, LTD.

IPC: H05K03/46

CPC classification number: H05K1/0246 ,  H01L23/5383 ,  H01L23/552 ,  H01L25/16 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/01046 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/09701 ,  H01L2924/16152 ,  H01L2924/19105 ,  H01L2924/19106 ,  H01L2924/3011 ,  H01L2924/3025 ,  H05K1/0227 ,  H05K1/0231 ,  H05K1/0234 ,  H05K1/092 ,  H05K1/113 ,  H05K1/115 ,  H05K1/162 ,  H05K1/167 ,  H05K3/403 ,  H05K3/4053 ,  H05K3/429 ,  H05K3/4611 ,  H05K3/4614 ,  H05K3/4652 ,  H05K3/467 ,  H05K9/0039 ,  H05K2201/0209 ,  H05K2201/0715 ,  H05K2201/093 ,  H05K2201/09309 ,  H05K2201/09354 ,  H05K2201/09509 ,  H05K2201/09518 ,  H05K2201/09563 ,  H05K2201/09663 ,  H05K2201/0979 ,  H05K2201/10022 ,  H05K2201/10045 ,  H05K2201/10446 ,  H05K2201/10636 ,  H05K2201/10689 ,  Y02P70/611 ,  Y10T29/49155 ,  H01L2224/0401

Abstract: A low-EMI circuit which realizes a high mounting density by converting the potential fluctuation of a power supply layer with respect to a ground layer which occurs on switching an IC device etc., into Joule's heat in the substrate without using any parts as a countermeasure against the EMI. Its structure, a circuit board using it, and a method of manufacturing the circuit board are also disclosed. Parallel plate lines in which the Q-value of the stray capacitance between solid layers viewed from the power supply layer and ground layer is equivalently reduced and which are matchedly terminated by forming a structure in which a resistor (resistor layer) and another ground layer are provided in addition to the power supply layer and the ground layer on a multilayered circuit board. A closed shield structure is also disclosed. This invention can remarkably suppress unwanted radiation by absorbing the potential fluctuation (resonance) which occurs in a power supply loop by equivalently reducing the Q-value of the stray capacitance, absorbing the standing wave by the parallel plate lines matchedly terminated and, closing and shielding the parallel plate lines.

Abstract translation: 通过将电源层的电位波动相对于在切换IC器件等而发生的接地层的电位波动转换为基底中的焦耳热而不使用任何部件作为对策来实现高安装密度的低EMI电路 针对EMI。 还公开了其结构，使用它的电路板以及制造电路板的方法。 从电源层和接地层观察的固体层之间的杂散电容的Q值的平行板线等效地减少，并且通过形成其中电阻器（电阻层）和另一接地层的结构匹配地终止 除了在多层电路板上的电源层和接地层之外提供。 还公开了封闭的屏蔽结构。 本发明通过吸收电源回路中发生的电位波动（谐振）可以显着地抑制不期望的辐射，通过等效地降低杂散电容的Q值，吸收平行板线匹配终止的驻波，闭合屏蔽 平行板线。

公开(公告)号：WO2011012372A1

公开(公告)日：2011-02-03

申请号：PCT/EP2010/058530

申请日：2010-06-17

Applicant: Telefonaktiebolaget L M Ericsson (publ) ,  ASTERLAND, Richard

Inventor： ASTERLAND, Richard

IPC: H05K1/02

CPC classification number: H05K1/0216 ,  H05K1/0366 ,  H05K3/4688 ,  H05K2201/0284 ,  H05K2201/09309 ,  H05K2201/09518 ,  H05K2201/10689

Abstract: Electronic circuits (1, 101) are disclosed. The electronic circuits comprise a first and a second integrated circuit (10a, 110a, 10b, 110b) and a printed circuit board (PCB) (15, 115). The PCB comprises dielectric layers (30a-c, 130) of polymer-based materials having different dissipation factors arranged in accordance with various embodiments for suppressing noise.

Abstract translation: 公开了电子电路（1,101）。 电子电路包括第一和第二集成电路（10a，110a，10b，110b）和印刷电路板（PCB）（15,115）。 PCB包括根据用于抑制噪声的各种实施例布置的具有不同耗散因数的基于聚合物的材料的介电层（30a-c，130）。

公开(公告)号：WO2010035867A1

公开(公告)日：2010-04-01

申请号：PCT/JP2009/066919

申请日：2009-09-29

Applicant: 日立化成工業株式会社 ,  田村 匡史 ,  杉林 学 ,  鈴木 邦司 ,  岡野 紳一

Inventor： 田村　匡史 ,  杉林　学 ,  鈴木　邦司 ,  岡野　紳一

IPC: H01L23/12 ,  H01L25/10 ,  H01L25/11 ,  H01L25/18

CPC classification number: H01L23/5384 ,  H01L23/24 ,  H01L23/3121 ,  H01L23/5389 ,  H01L24/48 ,  H01L24/73 ,  H01L25/105 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06558 ,  H01L2225/06568 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/3511 ,  H05K1/183 ,  H05K3/4623 ,  H05K3/4697 ,  H05K2201/0347 ,  H05K2201/09481 ,  H05K2201/09518 ,  H05K2201/0959 ,  H05K2201/10515 ,  H05K2203/049 ,  H05K2203/061 ,  H05K2203/063 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　本発明は、ＰｏＰを構成する場合において、組み合わせるパッケージの自由度が大きく、パターン設計上の制約も小さく、トップパッケージとボトムパッケージ間の接続を高密度で行うことが可能であって、しかも反りを低減し、信頼性の優れた半導体素子搭載用パッケージ基板とその製造方法を提供することを目的とする。本発明は、開口及び貫通孔を有する接着剤付のキャビティ層と、前記接着剤によって前記キャビティ層に積層されたベース層と、前記開口によって形成されたキャビティ部と、前記貫通孔によって形成された有底ビアと、を有する半導体パッケージ基板において、前記接着剤がエラストマー材であり、前記有底ビアの内壁が金属被覆され、その上に導電樹脂が充填される半導体パッケージ基板とその製造方法である。

Abstract translation: 提供了一种半导体元件安装封装基板，其具有与组合的封装的较大自由度，但是当构成顶部封装和底部封装可以连接的PoP时，几乎不受限于图案设计 高密度，并且减少翘曲并且可靠性优异。 还提供了一种用于制造封装衬底的方法。 封装基板包括具有开口和通孔的粘合剂的空腔层，通过粘合剂层压在空腔层上的基层，由开口形成的空腔部分和由通孔形成的有底通孔。 在半导体封装基板和基板的制造方法中，粘合剂是弹性体材料，有底的通孔具有涂覆有金属的内壁，并在其上填充有导电树脂。