公开(公告)号：DE112018001069T5

公开(公告)日：2019-11-21

申请号：DE112018001069

申请日：2018-05-17

Applicant: IBM

Inventor： FARMER DAMON BROOKS ,  TANG JIANSHI ,  YURKAS JOHN JACOB ,  HAN SHU-JEN

IPC: H01L29/772

Abstract: Ausführungsformen der vorliegenden Erfindung beziehen sich auf Verfahren und resultierende Strukturen zum Steigern eines Ansteuerungsstroms und Erhöhen einer Einheitenausbeute bei n-Kohlenstoff-Nanoröhren-Feldeffekttransistoren (CNT-FETs) mit skalierten Kontakten mithilfe einer Benetzungsschicht. Bei einigen Ausführungsformen der Erfindung wird eine Nanoröhre über einer Fläche eines Substrats ausgebildet. Eine Isolationsschicht wird so über der Nanoröhre ausgebildet, dass Endabschnitte der Nanoröhre freiliegen. Ein Metall mit niedriger Austrittsarbeit wird über den Endabschnitten der Nanoröhre ausgebildet, und eine Benetzungsschicht wird zwischen dem Metall mit niedriger Austrittsarbeit und der Nanoröhre ausgebildet.

公开(公告)号：DE102012218580B4

公开(公告)日：2015-01-22

申请号：DE102012218580

申请日：2012-10-11

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/51 ,  H01L29/786

Abstract: Verfahren zum Fertigen eines Transistors, aufweisend: Bereitstellen eines Wafers, der eine Halbleiterschicht (14) aufweist, die eine Isolatorschicht (18) aufweist, die auf der Halbleiterschicht (14) angeordnet ist, wobei in der Isolatorschicht (14) Öffnungen (18a) ausgebildet sind, um eine Oberfläche der Halbleiterschicht (14) freizulegen, wobei jede Öffnung (18a) über einer Position in der Halbleiterschicht (14) gebildet ist, an der ein Transistorkanal (15) in der Halbleiterschicht (14) entsteht, der unter einem Gate-Stapel (20, 22) angeordnet ist; Abscheiden zumindest einer Schicht (20, 22), um die freigelegte Oberfläche der Halbleiterschicht (14) zu bedecken; und Implantieren von Kohlenstoff durch die zumindest eine Schicht (20, 22), um in einem oberen Abschnitt der Halbleiterschicht (14) einen mit Kohlenstoff implantierten Bereich (15) auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen, wobei die Isolatorschicht (18) eine Middle-of-Line-Isolatorschicht ist, wobei die zumindest eine Schicht (20, 22) auch auf Seitenwänden der Öffnung (18a) der Middle-of-Line-Isolatorschicht gebildet ist, und wobei die zumindest eine Schicht (20, 22) aus einer Gate-Isolatorschicht und einer Gate-Metallschicht (22), die über der Gate-Isolatorschicht (20) liegt, besteht.

公开(公告)号：GB2500542B

公开(公告)日：2014-08-20

申请号：GB201312093

申请日：2011-12-21

Applicant: IBM

Inventor： CHEN ZHIHONG ,  FRANKLIN AARON D ,  HAN SHU-JEN

IPC: H01L21/00 ,  H01L21/84

公开(公告)号：DE112012002037T5

公开(公告)日：2014-02-06

申请号：DE112012002037

申请日：2012-02-14

Applicant: IBM

Inventor： CHIU HSIN-YING ,  MAUNE HAREEM T ,  HAN SHU-JEN

IPC: H01L21/335

Abstract: Kohlenstoff-Transistoreinheiten, die Kanäle aufweisen, die aus Kohlenstoff-Nanostrukturen ausgebildet sind, wie zum Beispiel Kohlenstoff-Nanoröhren oder Graphen, und die geladene Monoschichten aufweisen, um den parasitären Widerstand in Bereichen der Kanäle ohne Gate-Steuerung zu verringern, und Verfahren zum Fertigen von Kohlenstoff-Transistoreinheiten, die geladene Monoschichten aufweisen, um den parasitären Widerstand zu verringern. Beispielsweise beinhaltet ein Kohlenstoff-Feldeffekttransistor einen Kanal, der eine Kohlenstoff-Nanostruktur aufweist, die auf einer Isolationsschicht ausgebildet ist, eine Gate-Struktur, die auf dem Kanal ausgebildet ist, eine Monoschicht aus DNA, die die Gate-Struktur und einen Abschnitt des Kanals angrenzend an die Gate-Struktur konform bedeckt, ein Isolationsabstandselement, das konform auf der Monoschicht aus DNA ausgebildet ist, und Source- und Drain-Kontakte, die durch den Kanal verbunden werden.

公开(公告)号：GB2504643A

公开(公告)日：2014-02-05

申请号：GB201320539

申请日：2012-02-14

Applicant: IBM

Inventor： CHIU HSIN-YING ,  HAN SHU-JEN ,  MAUNE HAREEM T

IPC: H01L29/423 ,  H01L29/66 ,  H01L29/778

Abstract: Carbon transistor devices having channels formed from carbon nanostructures, such as carbon nanotubes or graphene, and having charged monolayers to reduce parasitic resistance in un¬ gated regions of the channels, and methods for fabricating carbon transistor devices having charged monolayers to reduce parasitic resistance. For example, a carbon field effect transistor includes a channel comprising a carbon nanostructure formed on an insulating layer, a gate structure formed on the channel, a monolayer of DNA conformally covering the gate structure and a portion of the channel adjacent the gate structure, an insulating spacer conformally formed on the monolayer of DNA, and source and drain contacts connected by the channel.

公开(公告)号：GB2495574A

公开(公告)日：2013-04-17

申请号：GB201212471

申请日：2012-07-13

Applicant: IBM

Inventor： GUO DECHAO ,  WONG KEITH KWONG HON ,  HAN SHU-JEN ,  YUAN JUN

IPC: H01L29/10 ,  H01L21/265 ,  H01L21/8238

Abstract: A method of transistor fabrication includes providing a substrate 10 that has a semiconductor layer 14 having an insulator layer 18 disposed thereon. The insulator layer has openings therein to expose a surface of the semiconductor layer, each opening corresponding to a location of what will become a transistor channel region in the semiconductor layer disposed beneath a gate stack. The method further includes depositing a high dielectric constant gate insulator layer 20 to cover the exposed surface of the semiconductor layer and sidewalls of the insulator layer, depositing a gate metal layer 22 overlying the gate insulator layer and implanting carbon into the channel region through the gate metal layer and the gate insulator layer to form, in an upper portion of the semiconductor layer, a carbon implanted region 15 having a concentration of carbon selected to establish a voltage threshold of the transistor. Alternatively, carbon implantation may be made through a screen oxide layer (30, figure 2).

公开(公告)号：SG174853A1

公开(公告)日：2011-11-28

申请号：SG2011057296

申请日：2010-04-22

Applicant: IBM

Inventor： GREENE BRIAN J ,  CHUDZIK MICHAEL P ,  HAN SHU-JEN ,  HENSON WILLIAM K ,  LIANG YUE ,  MACIEJEWSKI EDWARD P ,  NA MYUNG-HEE ,  NOWAK EDWARD J ,  YU XIAOJUN

Abstract: Multiple types of gate stacks are formed on a doped semiconductor well. A high dielectric constant (high-k) gate dielectric is formed on the doped semiconductor well. A metal gate layer is formed in one device area, while the high-k gate dielectric is exposed in other device areas. Threshold voltage adjustment oxide layers having different thicknesses are formed in the other device areas. A conductive gate material layer is then formed over the threshold voltage adjustment oxide layers. One type of field effect transistors includes a gate dielectric including a high-k gate dielectric portion. Other types of field effect transistors include a gate dielectric including a high-k gate dielectric portion and a first threshold voltage adjustment oxide portions having different thicknesses. Field effect transistors having different threshold voltages are provided by employing different gate dielectric stacks and doped semiconductor wells having the same dopant concentration.

公开(公告)号：DE112011103809B4

公开(公告)日：2020-07-09

申请号：DE112011103809

申请日：2011-12-21

Applicant: IBM

Inventor： CHEN ZHIHONG ,  FRANKLIN AARON D ,  HAN SHU-JEN

IPC: H01L29/16 ,  H01L21/18 ,  H01L21/336 ,  H01L21/8228 ,  H01L27/092 ,  H01L29/78

Abstract: Elektronische Einheit (100, 200, 300, 400), aufweisend:einen Isolator (110);ein in dem Isolator eingebettetes lokales erstes Gate (115, 215, 315), wobei eine obere Oberfläche des ersten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist;eine über dem ersten Gate und dem Isolator gebildete erste dielektrische Schicht (120);einen auf der ersten dielektrischen Schicht gebildeten Kanal, der eine Doppelschichtgraphenschicht (130) aufweist, wobei die erste dielektrische Schicht (120) eine im Wesentlichen flache Oberfläche bereitstellt, auf der der Kanal gebildet ist, wobei jede Schicht der Doppelschichtgraphenschicht eine zweidimensionale planare Lage von Kohlenstoffatomen ist;eine über der Doppelschichtgraphenschicht gebildete zweite dielektrische Schicht (135);ein über der zweiten dielektrischen Schicht gebildetes lokales zweites Gate (140; 240; 340), wobei jedes von dem lokalen ersten und lokalen zweiten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein, wobei das lokale erste und lokale zweite Gate ein erstes Paar von Gates bilden, um einen ersten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern, wobei das erste Paar von Gates als Gates eines ersten Transistors (175; 275; 405) arbeitet;ein in dem Isolator eingebettetes lokales drittes Gate (155; 255; 355), wobei eine obere Oberfläche des dritten Gates mit einer Oberfläche des Isolators im Wesentlichen koplanar ist; undein über der zweiten dielektrischen Schicht gebildetes lokales viertes Gate (160; 260; 360), wobei jedes von dem lokalen dritten und lokalen vierten Gate dafür gestaltet ist, mit dem Kanal der Doppelschichtgraphenschicht kapazitiv gekoppelt zu sein;wobei das lokale dritte und lokale vierte Gate wenigstens ein zweites Paar von Gates bilden, um wenigstens einen zweiten Teilbereich der Doppelschichtgraphenschicht lokal zu steuern; undwobei das wenigstens zweite Paar von Gates als Gates eines zweiten Transistors (180; 280; 410) arbeitet.

公开(公告)号：DE102012221387B4

公开(公告)日：2019-12-24

申请号：DE102012221387

申请日：2012-11-22

Applicant: IBM

Inventor： CAO QING ,  GUO DECHAO ,  HAN SHU-JEN ,  LU YU ,  WONG KEITH KWONG HON

IPC: H01L29/78 ,  B82Y10/00 ,  H01L21/336 ,  H01L29/161 ,  H01L29/775

Abstract: Struktur, aufweisend:eine Rippenstruktur, die sich auf einem Substrat (10) befindet und eine Länge in einer Längsrichtung (L) und eine Breite (B) in einer Breitenrichtung, jeweils parallel zum Substrat (10), aufweist, und die mindestens ein Schichtpaar (30, 40) aufweist, wobei jedes Schichtpaar (30, 40) in dem mindestens einen Schichtpaar (30, 40) eine Materialschicht (30) mit einem ersten isoelektrischen Punkt, die einen ersten isoelektrischen Punkt aufweist, und eine Materialschicht (40) mit einem zweiten isoelektrischen Punkt aufweist, die einen zweiten isoelektrischen Punkt aufweist, der sich von dem ersten isoelektrischen Punkt unterscheidet; undKohlenstoff-Nanoröhren (50), die sich auf Seitenwänden in Längsrichtung der mindestens einen Materialschicht (30) mit einem ersten isoelektrischen Punkt befinden, wobei mindestens eine Materialschicht (40) mit einem zweiten isoelektrischen Punkt eine Fläche einer Kohlenstoff-Nanoröhre (50) nicht berührt, wobei jede der Kohlenstoff-Nanoröhren (50) eine Seitenwand aufweist, die eine der Seitenwände in Längsrichtung berührt.

公开(公告)号：DE112012001825B4

公开(公告)日：2016-05-04

申请号：DE112012001825

申请日：2012-05-07

Applicant: IBM

Inventor： CHEN ZHIHONG ,  FRANKLIN AARON DANIEL ,  HAN SHU-JEN ,  HANNON JAMES BOWLER ,  SAENGER KATHERINE L ,  TULEVSKI GEORGE S

IPC: H01L29/16 ,  B82Y10/00 ,  H01L21/28 ,  H01L21/336 ,  H01L29/49 ,  H01L29/786

Abstract: Verfahren zum Herstellen einer Transistor-Einheit, das die Schritte aufweist: Bereitstellen eines Wafers mit einer Schicht aus einem elektrisch leitfähigen Material auf einer isolierenden Schicht; Bilden von Hohlräumen in dem Wafer, um einen oder mehrere Anteile des leitfähigen Materials zu isolieren, wobei ein isolierter Anteil des leitfähigen Materials als ein lokales unteres Gate der Einheit dient; Füllen der Hohlräume mit einem Dielektrikum; Bilden eines Gate-Dielektrikums auf dem unteren Gate; Bilden eines Nanostruktur-Materials auf der Grundlage von Kohlenstoff über wenigstens einem Anteil des Gate-Dielektrikums, wobei ein Anteil des Nanostruktur-Materials auf der Grundlage von Kohlenstoff als ein Kanal der Einheit dient; und Bilden von leitfähigen Source- und Drain-Kontakten an einem oder mehreren Anteilen des Nanostruktur-Materials auf der Grundlage von Kohlenstoff auf entgegengesetzten Seiten des Kanals, die als Source- und Drain-Bereiche der Einheit dienen.