公开(公告)号：DE102016120292A1

公开(公告)日：2018-04-26

申请号：DE102016120292

申请日：2016-10-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZUNDEL MARKUS ,  MATOY KURT ,  BRANDL PETER ,  OSTERMANN THOMAS ,  AHLERS DIRK

IPC: H01L29/78 ,  H01L23/62 ,  H01L29/739

Abstract: Eine Halbleitervorrichtung (10) einer Ausführungsform enthält eine Transistorvorrichtung (11) in einem Halbleiterdie (100), das einen Halbleiterkörper (101) umfasst. Die Transistorvorrichtung (11) umfasst Transistorzellen (102), die parallel verbunden sind und zumindest 80 % eines gesamten aktiven Gebiets (103) an einer ersten Oberfläche (104) des Halbleiterkörpers (101) bedecken. Ferner enthält die Halbleitervorrichtung (10) ein Steueranschluss-Kontaktgebiet (G) an der ersten Oberfläche (104), das mit einer Steuerelektrode (106) von jeder der Transistorzellen (102) elektrisch verbunden ist. Ein erstes Lastanschluss-Kontaktgebiet (S) an der ersten Oberfläche (104) ist mit einem ersten Lastanschlussgebiet (108) von jeder der Transistorzellen (102) elektrisch verbunden. Die Halbleitervorrichtung (10) enthält ferner einen Widerstand (R) in dem Halbleiterdie (100), der zwischen das Steueranschluss-Kontaktgebiet (G) und das erste Lastanschluss-Kontaktgebiet (S) elektrisch gekoppelt ist.

公开(公告)号：DE102014112644A1

公开(公告)日：2015-03-12

申请号：DE102014112644

申请日：2014-09-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZUNDEL MARKUS ,  OSTERMANN THOMAS

IPC: H01L29/06 ,  H01L21/301 ,  H01L21/302 ,  H01L21/461 ,  H01L21/78 ,  H01L23/544

Abstract: Eine Vorrichtung umfasst einen Halbleiterchip. Der Umriss einer Vorderseite des Halbleiterchips umfasst zumindest eines von einer polygonalen Linie, die zwei in einem Innenwinkel von mehr als 90° miteinander verbundene Liniensegmente umfasst, und einer bogenförmigen Linie.

公开(公告)号：DE102016112871A1

公开(公告)日：2017-02-02

申请号：DE102016112871

申请日：2016-07-13

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOLWEG GERALD ,  RAJARAMAN VIJAYE KUMAR ,  ARNANTHIGO YONSUANG ,  BERGER JAN ,  STRANZL GUDRUN ,  OSTERMANN THOMAS ,  DA SILVA SYLVICLEY FIGUEIRA ,  DENIFL GÜNTER ,  MODER IRIS ,  OSWATITSCH ALEXANDER

IPC: B01D61/14 ,  B81B1/00 ,  G01N33/49

Abstract: Eine Mikrofiltrationsvorrichtung (100) umfasst ein Substrat mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche. Das Substrat umfasst einen Hohlraum (120) zwischen der ersten Oberfläche und der zweiten Oberfläche. Das Substrat umfasst ferner einen Mikrofilter (130), der einen Rahmenteil (140) in Kontakt mit dem Substrat und einen an den Hohlraum (120) angrenzenden Filterteil (150) umfasst. Der Mikrofilter (130) weist in sowohl dem Rahmenteil (140) als auch dem Filterteil (150) ein halbleitendes oder leitendes Material auf.

公开(公告)号：DE102014116262A1

公开(公告)日：2015-05-07

申请号：DE102014116262

申请日：2014-11-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WOOD ANDREW ,  BRANDL PETER ,  OSTERMANN THOMAS

IPC: H01L23/52 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/34 ,  H01L23/58

Abstract: Gemäß einer Ausführungsform weist eine Halbleitervorrichtung eine auf einer Oberseite eines Werkstücks angeordnete erste Kontaktstelle (5) und eine auf der Oberseite des Werkstücks angeordnete zweite Kontaktstelle (15) auf. Ein Isolationsgebiet (20, 30, 40) ist zwischen der ersten Kontaktstelle (5) und der zweiten Kontaktstelle (15) angeordnet. Ein Metallstreifen (130) ist zumindest teilweise innerhalb des Isolationsgebiets (20, 30, 40) angeordnet. Der Metallstreifen (130) ist nicht mit einem äußeren Potentialknoten gekoppelt.

公开(公告)号：DE102011055816A1

公开(公告)日：2012-06-21

申请号：DE102011055816

申请日：2011-11-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PRECHTL GERHARD ,  MEISER ANDREAS PETER ,  OSTERMANN THOMAS

IPC: H01L21/283 ,  H01L21/265 ,  H01L21/3205 ,  H01L29/73

Abstract: Gemäß einer Ausführungsform wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst das Bereitstellen einer Maskenschicht, die als Implantationsmaske verwendet wird, wenn ein Dotierungsbereich ausgebildet wird, und die als Ätzmaske verwendet wird, wenn eine Öffnung und ein in der Öffnung ausgebildetes Kontaktelement ausgebildet werden. Das Kontaktelement steht mit dem Dotierungsbereich in Kontakt.

公开(公告)号：DE102004063946A1

公开(公告)日：2006-03-23

申请号：DE102004063946

申请日：2004-05-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KRISCHKE NORBERT ,  VANNUCCI NICOLA ,  LANZERSTORFER SVEN ,  OSTERMANN THOMAS ,  RACKI MATHIAS ,  ZUNDEL MARKUS

IPC: H01L21/762 ,  G11C29/00 ,  H01L23/58 ,  H01L27/085 ,  H01L29/06 ,  H01L29/40 ,  H01L29/423 ,  H01L29/78

Abstract: A transistor has a cell array with two or more transistor cells, a temperature sensor, which is integrated in the cell array or is adjacent to the cell array, and an isolation structure. The isolation structure isolates the temperature sensor from the cell array, and has an isolation trench, which is arranged between the cell array and the temperature sensor. The distance between the temperature sensor and the active transistor cell that is closest to the temperature sensor corresponds approximately to the pitch between active transistor cells within the cell array.

公开(公告)号：DE102019129091A1

公开(公告)日：2020-04-30

申请号：DE102019129091

申请日：2019-10-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HILSENBECK JOCHEN ,  ZUNDEL MARKUS ,  KONRATH JENS PETER ,  MAYERHOFER BORIS ,  MIESLINGER STEFAN ,  OSTERMANN THOMAS ,  SOTNIKOV ANATOLY ,  WESTERMEIER CHRISTIAN

IPC: H01L21/78 ,  H01L21/301

Abstract: Vorgesehen wird ein Halbleiter-Wafer (100), der eine Hauptoberfläche (102) und eine der Hauptoberfläche (102) entgegengesetzte rückwärtige Oberfläche (104) aufweist. Ein Schritt zur Vorbereitung einer Die-Vereinzelung wird in Schnittfugengebieten (108) des Halbleiter-Wafers (100) ausgeführt. Die Schnittfugengebiete (108) umschließen eine Vielzahl von Die-Stellen (106). Der Schritt zur Vorbereitung einer Die-Vereinzelung umfasst ein Ausbilden eines oder mehrerer vorbereitender Schnittfugengräben (112) zwischen zumindest zwei unmittelbar benachbarten Die-Stellen (106). Ferner umfasst das Verfahren ein Ausbilden aktiver Halbleitervorrichtungen in den Die-Stellen (106) und ein Vereinzeln des Halbleiter-Wafers (100) in den Schnittfugengebieten (108), wodurch aus den Die-Stellen (106) eine Vielzahl separater Halbleiter-Dies (110) gebildet wird. Der eine oder die mehreren vorbereitenden Schnittfugengräben (112) sind während des Vereinzelns nicht gefüllt, und das Vereinzeln umfasst ein Entfernen von Halbleitermaterial von einer Oberfläche des Halbleiter-Wafers (100), die zwischen gegenüberliegenden Seitenwänden des einen oder der mehreren vorbereitenden Schnittfugengräben (112) liegt.

公开(公告)号：DE102011055816B4

公开(公告)日：2016-02-25

申请号：DE102011055816

申请日：2011-11-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PRECHTL GERHARD ,  MEISER ANDREAS PETER ,  OSTERMANN THOMAS

IPC: H01L21/283 ,  H01L21/265 ,  H01L21/3205 ,  H01L21/331 ,  H01L29/73

Abstract: Verfahren zur Herstellung eines Bipolartransistors, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (10) mit einer ersten Oberfläche (11); Ausbilden einer ersten Isolationsschicht (31) auf der ersten Oberfläche (11) des Halbleitersubstrats (10); Ausbilden einer ein leitfähiges Material umfassenden Maskenschicht (40) mit einer ersten Öffnung (41) auf der ersten Isolationsschicht (31), wobei die erste Öffnung (41) der Maskenschicht (40) einen Ort eines ersten Dotierungsbereichs (21) im Halbleitersubstrat (10) definiert; Durchführen eines ersten Implantationsschritts unter Verwendung der Maskenschicht (40) als Implantationsmaske, um den ersten Dotierungsbereich (21) im Halbleitersubstrat (10) auszubilden, wobei der erste Dotierungsbereich (21) ein Emitterbereich (21) oder ein Emitterkontaktbereich (27) des Bipolartransistors ist; Ätzen der ersten Isolationsschicht (31) selektiv in Bezug auf die Maskenschicht (40), um einen Abschnitt des ersten Dotierungsbereichs (21) durch Ausbilden einer ersten Öffnung (31a) in der ersten Isolationsschicht (31) unter Verwendung der Maskenschicht (40) als Ätzmaske freizulegen; Ausbilden einer zweiten Isolationsschicht (32) auf der Maskenschicht (40), um die erste Öffnung (41) in der Maskenschicht (40) zu bedecken, wobei das Material der ersten und der zweiten Isolationsschicht (31, 32) in Bezug auf das Material der Maskenschicht (40) selektiv ätzbar ist; Ausbilden einer Ätzmaske (33) auf der zweiten Isolationsschicht (32) zum Definieren mindestens einer ersten Öffnung (32a) in der zweiten Isolationsschicht (32) über der ersten Öffnung (41) der Maskenschicht (40); Ätzen der zweiten Isolationsschicht (32) selektiv in Bezug auf die Ätzmaske (33) und die Maskenschicht (40), um die erste Öffnung (32a) in der zweiten Isolationsschicht (32) auszubilden, wobei die erste Öffnung (32a) der zweiten Isolationsschicht (32) die erste Öffnung (41) in der Maskenschicht (40) freilegt; und Abscheiden eines leitfähigen Materials, um mindestens ein Kontaktelement (50, 51), das in der ersten Öffnung (31a), die in der ersten Isolationsschicht (31) ausgebildet ist, in der ersten Öffnung (32a), die in der zweiten Isolationsschicht ...