公开(公告)号：KR1020160085992A

公开(公告)日：2016-07-19

申请号：KR1020150002882

申请日：2015-01-08

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김도형 ,  김존수 ,  박흥식 ,  이두영 ,  이상현

IPC: H01L29/417 ,  H01L29/78 ,  H01L29/423 ,  H01L21/3205

CPC classification number: H01L21/76897 ,  H01L21/823431 ,  H01L21/823475 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/41766 ,  H01L21/3205 ,  H01L29/4236 ,  H01L29/7825

Abstract: 콘택형성방법이제공된다. 게이트구조체들을덮는희생막을형성하고, 희생막을패터닝하여게이트구조체들사이에기판을노출하는예비콘택홀을희생막내에형성하고, 예비콘택홀 내에예비콘택을형성하고, 희생막을선택적으로제거하고, 게이트구조체들을덮고예비콘택을노출하는절연막을형성하고, 예비콘택을제거하여기판을노출하는콘택홀을상기절연막내에형성하고, 그리고콘택홀 내에콘택이형성된다.

Abstract translation: 提供接触形成方法。 形成覆盖栅极结构的牺牲膜。 牺牲膜被图案化以形成在牺牲膜中暴露栅极结构之间的衬底的预接触孔。 在初步接触孔中形成预接触。 牺牲膜被选择性地消除。 形成覆盖栅极结构并暴露预接触的绝缘膜。 在绝缘膜中形成消除了露出基板的初步接触的接触孔。 在接触孔中形成接触。

公开(公告)号：KR1020150128104A

公开(公告)日：2015-11-18

申请号：KR1020140054924

申请日：2014-05-08

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  권기상 ,  김도형 ,  윤보언 ,  배근희 ,  양광용 ,  여경환 ,  전용호

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1116 ,  H01L29/06 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7831

Abstract: 반도체장치가제공된다. 반도체장치는, 기판으로부터돌출된형상으로제1 방향으로연장되는핀, 상기핀 내에형성되는리세스, 상기리세스를채우는소자분리막, 상기소자분리막상의더미게이트구조체, 상기핀 상에서상기더미게이트구조체의양 측에각각배치되는제1 및제2 스페이서, 상기제1 및제2 스페이서내측벽에배치되는이너스페이서및 상기리세스양 측에, 상기소자분리막과이격되어배치되는소오스/드레인영역을포함한다.

Abstract translation: 提供半导体器件。 半导体器件包括从基板突出并沿第一方向延伸的鳍状物，形成在销中的凹部，填充在凹部中的器件隔离层，器件隔离层上的伪栅极结构，第一和第二 布置在销上的虚拟栅极结构的两侧的间隔物，布置在第一和第二间隔物的内侧壁上的内隔离物以及与器件隔离层分离的源极/漏极区，在凹部的两侧 。

公开(公告)号：KR1020150042055A

公开(公告)日：2015-04-20

申请号：KR1020130120791

申请日：2013-10-10

Applicant: 삼성전자주식회사

Inventor： 김동찬 ,  민경진 ,  박민준 ,  박승훈 ,  배근희 ,  장기수

IPC: H01L21/027

CPC classification number: H01L21/31111 ,  H01L21/31122 ,  H01L21/31133 ,  H01L21/31138 ,  H01L21/32139 ,  H01L29/66545 ,  H01L29/66795 ,  H01L21/0273 ,  H01L21/768 ,  H01L29/66409 ,  H01L29/66477

Abstract: 본발명은반도체소자의제조방법을제공한다. 그의방법은, 기판상에제 1 패턴과제 2 패턴을형성하는단계와, 상기제 1 패턴상에제 1 하드마스크층과제 2 하드마스크층을형성하는단계와, 상기제 1 하드마스크층과상기제 2 하드마스크층 상에의해노출되는상기제 2 패턴의제 1 처리공정을수행하는단계와, 상기제 2 하드마스크층과상기제 1 하드마스크층을순차적으로제거하는단계를포함한다. 여기서, 상기제 2 하드마스크층은상기제 2 패턴에대해 100:1 내지 10000:1의식각선택비로제거될수 있다.

Abstract translation: 本发明提出一种半导体器件的制造方法。 本发明包括：板上制造1号图案和2号图案的阶段; 形成1号硬掩模层和2号硬掩模层的阶段; 执行暴露于上述1号硬掩模层和2号硬掩模层的上述2号图案的1号制造工艺的阶段; 以及依次删除No.2硬掩模层和No.1硬掩模层的阶段。 当删除时，可以以100:1或10000:1的选择性蚀刻速率将No.2硬掩模层删除到2号图案。 。

公开(公告)号：KR1020110067568A

公开(公告)日：2011-06-22

申请号：KR1020090124211

申请日：2009-12-14

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  신철호 ,  김신혜 ,  김상국

IPC: H01L21/3205 ,  H01L21/768

CPC classification number: H01L21/76802 ,  H01L21/31111 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/10855 ,  H01L27/10888

Abstract: PURPOSE: A method of forming a semiconductor cell structure, a method of forming a semiconductor device comprising the semiconductor cell structure, and method of forming a semiconductor module comprising the semiconductor device are provided to improve electrical characteristics by minimizing the size of a leakage current flowing through a penetration hole. CONSTITUTION: In a method of forming a semiconductor cell structure, a method of forming a semiconductor device comprising the semiconductor cell structure, and method of forming a semiconductor module comprising the semiconductor device, a first insulating layer(20) is formed on a semiconductor substrate. A connection pattern(85) is formed in the first insulating layer. Second and third insulating layers are successively activated on the connection pattern. A penetration hole(129) is formed on the second/ third insulating layers. The penetration hole exposes connection pattern to outside. The first to third insulating layers have different etch rates. The second insulating layer has a material different from the mask pattern.

Abstract translation: 目的：提供形成半导体单元结构的方法，形成包括半导体单元结构的半导体器件的方法以及形成包括该半导体器件的半导体模块的方法，以通过使流过的漏电流的尺寸最小化来改善电特性 通过穿孔。 构成：在形成半导体单元结构的方法中，形成包括半导体单元结构的半导体器件的方法以及形成包括半导体器件的半导体模块的方法，在半导体衬底上形成第一绝缘层（20） 。 连接图案（85）形成在第一绝缘层中。 第二绝缘层和第三绝缘层在连接图案上相继启动。 在第二/第三绝缘层上形成贯通孔（129）。 穿透孔将连接图案暴露给外部。 第一至第三绝缘层具有不同的蚀刻速率。 第二绝缘层具有与掩模图案不同的材料。

公开(公告)号：KR1020100030122A

公开(公告)日：2010-03-18

申请号：KR1020080088915

申请日：2008-09-09

Applicant: 삼성전자주식회사

Inventor： 김윤재 ,  김용진 ,  켄토카시키 ,  배근희

IPC: H01L21/205

CPC classification number: C23C16/505 ,  C23C16/45523 ,  C23C16/52 ,  H01J37/321 ,  H01J37/32146 ,  H01J37/32449 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/31608 ,  H01L21/3185

Abstract: PURPOSE: A method for processing a substrate is provided to prevent the generation of reflected wave and secure a superior coating quality on a corner of the substrate by mixing the plasma of time modulation mode and the plasma of continuous working mode. CONSTITUTION: A substrate is loaded in a chamber(S10). A first treatment for the substrate is performed at a fist plasma mode(S20). A second treatment for the substrate is performed at a second plasma mode(S30). A third treatment for the substrate is performed at a third plasma mode(S40). At least one of the first plasma mode and the second plasma mode is time modulation mode.

Abstract translation: 目的：提供一种处理基板的方法，以通过混合时间调制模式的等离子体和连续工作模式的等离子体来防止反射波的产生并且确保在基板的拐角上的优异的涂层质量。 构成：将基板装载到室中（S10）。 在第一等离子体模式下进行基板的第一处理（S20）。 在第二等离子体模式下进行基板的第二处理（S30）。 在第三等离子体模式下进行基板的第三处理（S40）。 第一等离子体模式和第二等离子体模式中的至少一个是时间调制模式。

公开(公告)号：KR100915613B1

公开(公告)日：2009-09-07

申请号：KR1020070063042

申请日：2007-06-26

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김윤재 ,  김용진

IPC: H05H1/36 ,  H05H1/24 ,  H05H1/30

CPC classification number: H05H1/46 ,  H01J37/32082 ,  H01J37/32183

Abstract: 본 발명은 반도체 제조설비에서 펄스 플라즈마 발생 시 타임딜레이로 인한 매칭 페일이 발생하지 않도록 펄스플라즈마의 임피던스를 매칭시키는 기술이다.
펄스 플라즈마 발생 시 타임딜레이로 인한 반사파워 발생을 방지하기 위한 본 발명의 펄스 플라즈마 매칭시스템은 고주파 파워를 발생시키는 고주파 파워소스와, 상기 고주파 파워펄스에 동기되도록 임피던스 매칭보정 펄스의 위상을 쉬프트시키는 위상 쉬프터와, 상기 고주파 파워소스로부터 발생된 고주파 파워를 받아 플라즈마 임피던스를 매칭시켜 RF파워 펄스를 공정챔버로 인가하는 고주파 매칭박스와, 상기 공정챔버로부터 발생된 플라즈마에 대한 임피던스를 측정하는 네트웍 분석기와, 상기 네트웍 분석기로부터 측정된 플라즈마 임피던스 값에 대응하는 캐패시턴스 조정신호를 상기 고주파 매칭박스로 출력하고 상기 임피던스 매칭보정펄스를 상기 위상쉬프터로 출력하는 제어부를 포함한다.
반도체 제조설비에서 펄스 플라즈마 발생 시 고주파 파워 펄스에 동기되도록 임피던스 매칭 보정펄스의 위상을 쉬프트시켜 펄스 플라즈마의 임피던스를 매칭시키므로 타임딜레이로 인한 반사파워의 발생으로 공정불량 발생을 방지한다.
펄스플라즈마, 펄스플라즈마 매칭, 플라즈마 미스매칭, 플라즈마설비

公开(公告)号：KR100885187B1

公开(公告)日：2009-02-23

申请号：KR1020070045570

申请日：2007-05-10

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김용진

IPC: H01L21/3065 ,  H01L21/205 ,  H01L21/203

CPC classification number: G01J3/443 ,  H01J37/32935 ,  H01J37/32972

Abstract: 플라즈마 챔버의 상태를 모니터링하는 방법 및 시스템을 제공한다. 이 방법은 윈도우를 갖는 플라즈마 챔버로 내에 생성되는 플라즈마의 광학적 특성을 소정의 측정 파장 대역에서 측정하고, 측정된 광학적 특성으로부터 공정 상태 지수를 추출한 후, 추출된 공정 상태 지수를 분석하여 플라즈마 챔버의 상태를 판단하는 단계를 포함한다. 이때, 플라즈마의 광학적 특성은 윈도우를 통과하는 빛의 투과율이 파장에 대한 실질적인 의존성을 갖지 않는 파장 대역에서 측정된다.

公开(公告)号：KR1020080099695A

公开(公告)日：2008-11-13

申请号：KR1020070045570

申请日：2007-05-10

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김용진

IPC: H01L21/3065 ,  H01L21/205 ,  H01L21/203

CPC classification number: G01J3/443 ,  H01J37/32935 ,  H01J37/32972

Abstract: The system can evaluate the processing characteristic reliably even if contamination is increased as the time passes. Provided is the monitoring method of the plasma chamber. A step is for measuring the optical characteristic of the plasma generated in the plasma chamber having a window in the predetermined measurement wavelength band(S10). A step is for extracting a processing state index from the measured optical characteristic(S30). A step is for determining the state of the plasma chamber by analyzing the extracted processing state (S50). The optical characteristic of the plasma, the transmittance of the light passing through the window is measured in the wavelength band having independence of wavelength.

Abstract translation: 即使随着时间的推移污染增加，系统也可以可靠地评估加工特性。 提供了等离子体室的监视方法。 步骤是用于测量在具有预定测量波长带的窗口的等离子体室中产生的等离子体的光学特性（S10）。 步骤是从测量的光学特征中提取处理状态指数（S30）。 通过分析所提取的处理状态来确定等离子体室的状态的步骤（S50）。 在波长独立的波长带内测量等离子体的光学特性，通过窗口的光的透射率。

公开(公告)号：KR1020060118072A

公开(公告)日：2006-11-23

申请号：KR1020050040528

申请日：2005-05-16

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  지경구 ,  강창진 ,  남병윤 ,  박흥식 ,  정인수

IPC: H01L21/336

CPC classification number: H01L29/1037 ,  H01L21/02636 ,  H01L21/28167 ,  H01L29/4236 ,  H01L29/66621

Abstract: A recess type transistor and its manufacturing method are provided to improve a misalign margin between gate electrodes and to prevent the convergence of an electric field to an upper corner of a trench by forming an SEG(Selective Epitaxial Growth) layer along an inner surface of the trench. An isolation layer(112) for defining an active region is formed on a semiconductor substrate(100). A first trench(120) of a first width is formed on the substrate of the active region. A second trench(124) of a second width is formed under the first trench. The second width of the second trench is larger than the first width of the first trench. An SEG layer(130) is formed along an inner surface of the trench structure. A gate electrode(144) is filled in the trench structure. The gate electrode is protruded from the active region. A doped region is formed at both sides of the gate electrode in the substrate of the active region.

Abstract translation: 提供了一种凹槽型晶体管及其制造方法，以改善栅电极之间的不对准裕度，并且通过沿着内表面形成SEG（选择性外延生长）层，防止电场与沟槽的上角会聚 沟。 在半导体衬底（100）上形成用于限定有源区的隔离层（112）。 第一宽度的第一沟槽（120）形成在有源区的衬底上。 在第一沟槽下方形成第二宽度的第二沟槽（124）。 第二沟槽的第二宽度大于第一沟槽的第一宽度。 SEG层（130）沿沟槽结构的内表面形成。 栅电极（144）填充在沟槽结构中。 栅电极从有源区突出。 掺杂区域形成在有源区的衬底中的栅电极的两侧。

公开(公告)号：KR100640628B1

公开(公告)日：2006-10-31

申请号：KR1020050002051

申请日：2005-01-10

Applicant: 삼성전자주식회사

Inventor： 윤세라 ,  홍창기 ,  이재동 ,  구주선 ,  배근희 ,  박정헌 ,  정명호 ,  박준상 ,  김영옥

IPC: H01L21/28

CPC classification number: H01L21/76897

Abstract: 반도체 기판상의 자기정렬 콘택 형성 예정 영역에 보호막 패턴을 형성하고, 자기정렬 콘택 플러그를 형성하지 않는 나머지 영역에만 층간절연막을 형성함으로써 콘택 플러그 형성 예정 영역에서의 층간절연막 에칭 공정이 생략된 반도체 소자의 자기정렬 콘택 플러그 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법에서는 콘택 플러그 형성 예정 영역인 제1 영역과 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 포함하는 반도체 기판을 준비한다. 상기 반도체 기판상에 에칭 장벽층에 의하여 그 상면 및 측벽이 덮인 제1 도전층을 형성한다. 상기 반도체 기판상의 상기 제1 영역 위에만 상기 에칭 장벽층 및 상기 반도체 기판의 표면을 덮는 보호막 패턴을 형성한다. 상기 반도체 기판의 제2 영역 위에만 선택적으로 평탄화된 층간절연막을 형성한다. 상기 보호막 패턴을 제거하여 상기 제1 영역에서 상기 제1 도전층 및 에칭 장벽층 사이로 반도체 기판의 표면을 노출시킨다. 상기 제1 영역에서 노출된 반도체 기판의 표면 위에 상기 제1 도전층 및 에칭 장벽층에 의하여 자기정렬되는 콘택 플러그를 형성한다.
자기정렬 콘택, 희생막, PAE, CMP