公开(公告)号：DE112016000183T5

公开(公告)日：2017-08-24

申请号：DE112016000183

申请日：2016-01-04

Applicant: IBM

Inventor： RIM KERN ,  REZNICEK ALEXANDER ,  LU DARSEN DUANE ,  CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren zum Herstellen einer Halbleiter-Einheit beinhaltet ein Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur eine auf einem Substrat (10) angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht (20) angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht (30) angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist, ein Bilden einer Mehrzahl von Rippen (43, 45) auf der SSOI-Struktur, ein Bilden einer Gate-Struktur (50) über einen Abschnitt von wenigstens einer Rippe in einem nFET-Bereich hinweg, ein Bilden einer Gate-Struktur (60) über einen Abschnitt von wenigstens einer Rippe in einem pFET-Bereich hinweg, ein Entfernen der Gate-Struktur (60) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, ein Entfernen der Silicium-Germanium-Schicht (30), die durch das Entfernen freigelegt wurde, sowie ein Bilden einer neuen Gate-Struktur (90) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, so dass die neue Gate-Struktur (90) den Abschnitt auf allen vier Seiten umgibt.

公开(公告)号：DE102016204596A1

公开(公告)日：2016-10-06

申请号：DE102016204596

申请日：2016-03-21

Applicant: IBM

Inventor： CAO QING ,  CHENG KANGGUO ,  LI ZHENGWEN ,  LIU FEI

IPC: H01L21/336 ,  H01L29/78

Abstract: Gemäß einer anderen Ausführungsform umfasst eine FinFET-Halbleitereinheit ein Halbleitersubstrat. Die FinFET-Einheit umfasst ferner mindestens eine erste Halbleiterfinne auf dem Halbleitersubstrat. Die erste Halbleiterfinne weist einen ersten Halbleiterabschnitt, der sich bis zu einer ersten Finnenoberseite erstreckt, um eine erste Höhe zu definieren, und einen ersten Isolatorabschnitt auf, der zwischen dem ersten Halbleiterabschnitt und dem Halbleitersubstrat angeordnet ist. Eine zweite Halbleiterfinne auf dem Halbleitersubstrat weist einen zweiten Halbleiterabschnitt, der sich bis zu einer zweiten Finnenoberseite erstreckt, um eine zweite Höhe zu definieren, und einen zweiten Isolatorabschnitt auf, der zwischen dem zweiten Halbleiterabschnitt und dem Halbleitersubstrat angeordnet ist, wobei sich die zweite Höhe von der ersten Höhe unterscheidet.

公开(公告)号：SG10201405677QA

公开(公告)日：2015-05-28

申请号：SG10201405677Q

申请日：2014-09-12

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KHAKIFIROOZ ALI

Abstract: A device includes first and second fins defined in a semiconductor substrate and a raised isolation post structure positioned between the first and second fins, wherein an upper surface of the raised isolation post structure is at a level that is approximately equal to or greater than a level corresponding to an upper surface of each of the first and second fins. A first space is defined by a sidewall of the first fin and a first sidewall of the raised isolation post structure, a second space is defined by a sidewall of the second fin and a second sidewall of the raised isolation post structure, and a gate structure is positioned around a portion of each of the first and second fins and around a portion of the raised isolation post structure, wherein at least portions of the gate structure are positioned in the first and second spaces.

公开(公告)号：DE112012005166T5

公开(公告)日：2014-08-28

申请号：DE112012005166

申请日：2012-09-13

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM

IPC: H01L27/06 ,  H01L29/78 ,  H01L29/93

Abstract: Ein ETSOI-Transistor und ein Kondensator werden in einer Transistor- bzw. einer Kondensatorzone durch Ätzen durch eine ETSOI-Schicht und eine dünne BOX-Schicht in einem Ersatz-Gate-HK/MG-Ablauf gebildet. Die Bildung des Kondensators ist mit einem ETSOI-Ersatz-Gate-CMOS-Ablauf kompatibel. Eine Kondensatorelektrode mit niedrigem Widerstand macht es möglich, einen Kondensator oder Varaktor hoher Qualität zu erhalten. Das Fehlen einer Topographie während des Strukturierens des Platzhalter-Gates wird durch Lithographie in Kombination mit einem geeigneten Ätzen ermöglicht.

公开(公告)号：GB2510544A

公开(公告)日：2014-08-06

申请号：GB201410069

申请日：2012-09-13

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM

IPC: H01L29/94 ,  H01L27/12

Abstract: An ETSOI transistor and a capacitor are formed respectively in a transistor and capacitor region thereof by etching through an ETSOI and thin BOX layers in a replacement gate HK/MG flow. The capacitor formation is compatible with an ETSOI replacement gate CMOS flow. A low resistance capacitor electrode makes it possible to obtain a high quality capacitor or varactor. The lack of topography during dummy gate patterning are achieved by lithography in combination accompanied with appropriate etch.

公开(公告)号：GB2510525A

公开(公告)日：2014-08-06

申请号：GB201408644

申请日：2012-11-12

Applicant: IBM

Inventor： CHENG KANGGUO ,  ERVIN JOSEPH ,  PEI CHENGWEN ,  TODI RAVI M ,  WANG GENG

IPC: H01L29/78

Abstract: A dielectric template layer is deposited on a substrate. Line trenches are formed within the dielectric template layer by an anisotropic etch that employs a patterned mask layer. The patterned mask layer can be a patterned photoresist layer, or a patterned hard mask layer that is formed by other image transfer methods. A lower portion of each line trench is filled with an epitaxial rare-earth oxide material by a selective rare-earth oxide epitaxy process. An upper portion of each line trench is filled with an epitaxial semiconductor material by a selective semiconductor epitaxy process. The dielectric template layer is recessed to form a dielectric material layer that provides lateral electrical isolation among fin structures, each of which includes a stack of a rare-earth oxide fin portion and a semiconductor fin portion.

公开(公告)号：GB2503176A

公开(公告)日：2013-12-18

申请号：GB201317939

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  CHENG KANGGUO ,  DORIS BRUCE ,  HAENSCH WILFRIED E A ,  HARAN BALASUBRAMANIAN ,  KULKARNI PRANITA

IPC: H01L21/8244 ,  H01L21/768 ,  H01L21/8234

Abstract: A common cut mask is employed to define a gate pattern and a local interconnect pattern so that local interconnect structures and gate structures are formed with zero overlay variation relative to one another. A local interconnect structure may be laterally spaced from a gate structure in a first horizontal direction, and contact another gate structure in a second horizontal direction that is different from the first horizontal direction. Further, a gate structure may be formed to be collinear with a local interconnect structure that adjoins the gate structure. The local interconnect structures and the gate structures are formed by a common damascene processing step so that the top surfaces of the gate structures and the local interconnect structures are coplanar with each other.

公开(公告)号：DE102012220822B4

公开(公告)日：2013-09-26

申请号：DE102012220822

申请日：2012-11-15

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  PONOTH SHOM ,  SEO SOON-CHEON ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L29/78

Abstract: Es wird ein FinFET mit verbesserter Gate-Planarität und ein Herstellungsverfahren offenbart. Die Gate-Zone ist vor dem Entfernen jeglicher unerwünschter Finnen auf einer Struktur von Finnen angeordnet. Es können lithographische Techniken oder Ätztechniken oder eine Kombination von beiden angewendet werden, um die unerwünschten Finnen zu entfernen. Alle oder einige der verbleibenden Finnen können vereinigt werden.

公开(公告)号：GB2486839A

公开(公告)日：2012-06-27

申请号：GB201204634

申请日：2010-09-08

Applicant: IBM

Inventor： CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  DORIS BRUCE ,  SHAHIDI GHAVAM G

IPC: H01L29/78 ,  H01L21/336

Abstract: A high-performance semiconductor structure and a method of fabricating such a structure are provided. The semiconductor structure includes at least one gate stack (18), e.g., FET, located on an upper surface (14) of a semiconductor substrate (12). The structure further includes a first epitaxy semiconductor material (34) that induces a strain upon a channel (40) of the at least one gate stack. The first epitaxy semiconductor material is located at a footprint of the at least one gate stack substantially within a pair of recessed regions (28) in the substrate which are present on opposite sides of the at least one gate stack. A diffused extension region (38) is located within an upper surface of said first epitaxy semiconductor material in each of the recessed regions. The structure further includes a second epitaxy semiconductor material (36) located on an upper surface of the diffused extension region. The second epitaxy semiconductor material has a higher dopant concentration than the first epitaxy semiconductor material.

公开(公告)号：GB2484634A

公开(公告)日：2012-04-18

申请号：GB201202057

申请日：2010-08-04

Applicant: IBM

Inventor： BOOTH ROGER A JR ,  CHENG KANGGUO ,  KOTHANDARAMAN CHANDRASEKHARAN

IPC: H01L23/525 ,  H01L21/82 ,  H01L23/62

Abstract: A method forms an anti-fuse structure comprises a plurality of parallel conductive fins positioned on a substrate, each of the fins has a first end and a second end. A second electrical conductor is electrically connected to the second end of the fins. An insulator covers the first end of the fins and a first electrical conductor is positioned on the insulator. The first electrical conductor is electrically insulated from the first end of the fins by the insulator. The insulator is formed to a thickness sufficient to break down on the application of a predetermined voltage between the second electrical conductor and the first electrical conductor and thereby form an uninterrupted electrical connection between the second electrical conductor and the first electrical conductor through the fins.