公开(公告)号：DE112013000515B4

公开(公告)日：2015-06-03

申请号：DE112013000515

申请日：2013-02-05

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  KHAKIFIROOZ ALI ,  ADAM THOMAS N ,  CHENG KANGGUO

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/10

Abstract: Feldeffekttransistor, aufweisend: ein Siliciumsubstrat; eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind, wobei jede längliche uniaxial verspannte SiGe-Zone der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen durch ein Teil des Siliciumsubstrats, der zwischen jeder länglichen SiGe-Zone freigelegt ist, räumlich getrennt ist; eine Gate-Dielektrikum-Schicht, die auf der Vielzahl der länglichen SiGe-Zonen und dem Teil des Siliciumsubstrats zwischen jeder länglichen SiGe-Zone angeordnet ist; ein Gate, welches auf der Gate-Dielektrikum-Schicht angeordnet ist, wobei das Gate senkrecht zu den SiGe-Zonen ausgerichtet ist; eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch die Kanalzone fließen; eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; wobei die Vielzahl von länglichen SiGe-Zonen parallel zur Fließrichtung der elektrischen Ladungsträger in der Kanalzone ausgerichtet ist, und ferner aufweisend eine erste flache Grabenisolierungszone, welche auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, welche auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist.

公开(公告)号：DE102014219912A1

公开(公告)日：2015-04-02

申请号：DE102014219912

申请日：2014-10-01

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KAKIFIROOZ ALI

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49

Abstract: Ein hierin offenbartes Verfahren umfasst unter anderem ein Bilden einer gehobenen Isolationsstruktur zwischen einem ersten Fin und einem zweiten Fin, wobei die gehobene Isolationsstruktur teilweise einen ersten Raum und einen zweiten Raum zwischen dem ersten Fin bzw. dem zweiten Fin festlegt, und ein Bilden einer Gatestruktur um den ersten Fin und den zweiten Fin und die gehobene Isolationsstruktur, wobei wenigstens Bereiche der Gatestruktur in dem ersten Raum und dem zweiten Raum angeordnet sind. Eine anschauliche Vorrichtung umfasst unter anderem einen ersten Fin und einen zweiten Fin, eine gehobene Isolationsstruktur, die zwischen dem ersten Fin und dem zweiten Fin angeordnet ist, erste und zweite Räume, die durch die Fins und die gehobene Isolationsstruktur festgelegt werden, und eine Gatestruktur, die um einen Bereich der Fins und die Isolationsstruktur herum angeordnet ist.

公开(公告)号：DE112013002186T5

公开(公告)日：2015-01-15

申请号：DE112013002186

申请日：2013-03-13

Applicant: IBM

Inventor： DORIS BRUCE B ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA ,  KUMAR ARVIND ,  PONOTH SHOM

IPC: H01L21/762

Abstract: Es werden Strukturen flacher Grabenisolierungen zur Verwendung mit UTBB(Ultra-Thin Body and Buried Oxide)-Halbleitersubstraten bereitgestellt, welche verhindern, dass Defektmechanismen wie z. B. die Bildung elektrischer Kurzschlüsse zwischen frei liegenden Abschnitten von Siliciumschichten an den Seitenwänden eines flachen Grabens eines UTBB-Substrats in Fällen auftreten, wenn anschließend ein Grabenfüllmaterial des flachen Grabens weggeätzt und bis unter eine obere Fläche des UTBB-Substrats ausgespart wird.

公开(公告)号：GB2510544B

公开(公告)日：2014-11-05

申请号：GB201410069

申请日：2012-09-13

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM

IPC: H01L29/94 ,  H01L27/12

公开(公告)号：DE112012004824T5

公开(公告)日：2014-08-14

申请号：DE112012004824

申请日：2012-08-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  ADAM THOMAS N ,  REZNICEK ALEXANDER

IPC: H01L21/336 ,  H01L27/12 ,  H01L29/78

Abstract: Ein ETSOI-Transistor und eine Kombination aus Kondensatoren, Übergangsdioden, Bank-End-Kontakten und Widerständen werden jeweils durch Ätzen durch eine ETSOI-Schicht (20) und BOX-Schicht (15) in einem Transistor- und Kondensatorgebiet davon in einem HK/MG(80, 85)-Austauschgate-Prozess gebildet. Die Bildung des Kondensators und weiterer Einheiten ist mit einem CMOS-Prozess mit ETSOI-Austauschgate kompatibel. Eine Kondensator-Elektrode mit niedrigem Widerstand ermöglicht den Erhalt eines Kondensators und von Einheiten mit hoher Qualität. Die Topographielosigkeit beim Strukturieren des Dummy-Gate (27) wird durch Lithografie in Verbindung mit einer geeigneten Ätzung ermöglicht.

公开(公告)号：DE112012004348T5

公开(公告)日：2014-08-07

申请号：DE112012004348

申请日：2012-11-30

Applicant: IBM

Inventor： HASSIBI ARJANG ,  KHAKIFIROOZ ALI ,  CHENG KANGGUO ,  MODHA DHARMENDRA S

IPC: A61N1/04 ,  A61N1/05 ,  A61N1/36

Abstract: Ein Verfahren beinhaltet das Formen von einem Kanal oder mehreren Kanälen (104) in einem Substrat (106); das Auskleiden des einen Kanals oder der mehreren Kanäle (104) mit einer dielektrischen Auskleidung (112); das Füllen des einen Kanals oder der mehreren Kanäle (104) mit einer leitfähigen Elektrode (102) zum Ausbilden von einer oder mehreren Kanalelektroden (102); das Formen einer Transistorschicht (108) auf dem Substrat (106); das Anschließen von jeder der einen oder mehreren Kanalelektroden (102) an mindestens einen Zugriffstransistor (716) in der Transistorschicht (108) und das Abdünnen des Substrats (106) zum Freilegen von zumindest einem Abschnitt von jeder der Kanalelektroden (102).

公开(公告)号：DE112012002700T5

公开(公告)日：2014-03-20

申请号：DE112012002700

申请日：2012-05-15

Applicant: IBM

Inventor： HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: In einer Ausführungsform wird ein Verfahren bereitgestellt, das ein Bereitstellen einer Struktur beinhaltet, die ein Halbleitersubstrat (12) mit wenigstens einem darin befindlichen Bereich (14) einer Einheit sowie eine dotierte Halbleiterschicht beinhaltet, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen Bereich der Einheit befindet. Nach dem Bereitstellen der Struktur wird ein Opfer-Gate-Bereich (28) mit einem auf Seitenwänden desselben befindlichen Abstandshalter (34) auf einer Oberseite der dotierten Halbleiterschicht gebildet. Anschließend wird ein planarisierendes dielektrisches Material (36) gebildet, und der Opfer-Gate-Bereich (28) wird entfernt, um eine Öffnung (38) zu bilden, die einen Anteil der dotierten Halbleiterschicht freilegt. Die Öffnung wird bis zu einer Oberseite des Halbleitersubstrats (20) erweitert, und anschließend wird ein Tempervorgang durchgeführt, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der dotierten Halbleiterschicht bewirkt, wobei ein Source-Bereich (40) und ein Drain-Bereich (42) in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der dotierten Halbleiterschicht befinden. Dann werden ein Gate-Dielektrikum (46) mit einem hohen k und ein Metall-Gate (48) in die erweiterte Öffnung hinein gebildet.

公开(公告)号：GB2487309B

公开(公告)日：2014-03-19

申请号：GB201201714

申请日：2010-10-19

Applicant: IBM

Inventor： DORIS BRUCE ,  ZHANG YING ,  CHENG KANGGUO ,  HOLMES STEVEN ,  HUA XUEFENG

IPC: H01L21/033 ,  H01L21/308

Abstract: A structure for a semiconductor device is disclosed. The structure includes a first feature and a second feature. The first feature and the second feature are formed simultaneously in a single etch process from a same monolithic substrate layer and are integrally and continuously connected to each other. The first feature has a width dimension of less than a minimum feature size achievable by lithography and the second feature has a width dimension of at least equal to a minimum feature size achievable by lithography.

公开(公告)号：DE102012220822A1

公开(公告)日：2013-06-06

申请号：DE102012220822

申请日：2012-11-15

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN S ,  PONOTH SHOM ,  SEO SOON-CHEON ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L29/78

Abstract: Es wird ein FinFET mit verbesserter Gate-Planarität und ein Herstellungsverfahren offenbart. Die Gate-Zone ist vor dem Entfernen jeglicher unerwünschter Finnen auf einer Struktur von Finnen angeordnet. Es können lithographische Techniken oder Ätztechniken oder eine Kombination von beiden angewendet werden, um die unerwünschten Finnen zu entfernen. Alle oder einige der verbleibenden Finnen können vereinigt werden.

公开(公告)号：DE112010004804T5

公开(公告)日：2012-11-15

申请号：DE112010004804

申请日：2010-10-28

Applicant: IBM

Inventor： ZHANG YING ,  DORIS BRUCE ,  CHENG KANGGUO

IPC: H01L21/336

Abstract: Ein Verfahren zum Herstellen von Elementen für eineiner ersten Halbleiterstruktur auf einer Fläche einer Halbleitereinheit und das epitaxiale Anwachsen von Halbleitermaterial auf gegenüber liegenden Seiten der ersten Halbleiterstruktur, um Finnen zu bilden. Auf einer Seite der ersten Halbleiterstruktur wird eine erste abgewinkelte Ionenimplantation angewendet, um eine entsprechende Finne auf der einen Seite zu dotieren. Die erste Halbleiterstruktur wird selektiv entfernt, um die Finnen frei zu legen. Unter Verwendung der Finnen werden Finnen-Feldeffekttransistoren gebildet.