公开(公告)号：AT455370T

公开(公告)日：2010-01-15

申请号：AT04756373

申请日：2004-06-30

Applicant: IBM

Inventor： CHIDAMBARRAO DURESETI ,  DOKUMACI OMER H ,  GLUSCHENKOV OLEG G

IPC: H01L21/8238 ,  H01L21/311 ,  H01L21/76 ,  H01L21/82 ,  H01L21/84 ,  H01L27/12 ,  H01L29/10 ,  H01L29/24 ,  H01L29/808

公开(公告)号：SG142307A1

公开(公告)日：2008-05-28

申请号：SG2008029332

申请日：2005-09-29

Applicant: IBM ,  TOSHIBA KK

Inventor： CHEN HUAJIE ,  CHIDAMBARRAO DURESETI ,  OH SANG-HYUN ,  PANDA SIDDHARTHA ,  RAUSCH WERNER A ,  SATO TSUTOMU ,  UTOMO HENRY K

Abstract: STRAINED CHANNEL FIELD EFFECT TRANSISTOR USING SACRIFICIAL SPACER A field effect transistor (FET) (10) is provided which includes a gate stack (29), a pair of first spacers (32) disposed over sidewalls of the gate stack (29) and a pair of semiconductor alloy regions (39) disposed on opposite sides of and spaced a first distance from the gate stack (29). Source and drain regions (24) of the FET (10) are at least partly disposed in the semiconductor alloy regions (39); and spaced a second distance from the gate stack (29) by a corresponding spacer of the pair of first spacers (32), which may be different from the first distance. The FET (10) may also include second spacers (34) disposed on the first spacers (32), and silicide regions (40) at least partly overlying the semiconductor alloy regions (39), wherein the silicide regions (40) are spaced from the gate stack (29) by the first and second spacers (32, 34).

公开(公告)号：AU2002368388A1

公开(公告)日：2004-06-18

申请号：AU2002368388

申请日：2002-11-25

Applicant: IBM

Inventor： DORIS BRUCE B ,  CHIDAMBARRAO DURESETI ,  IEONG MEIKEI ,  MANDELMAN JACK A

IPC: H01L21/00 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

公开(公告)号：DE10310569A1

公开(公告)日：2003-10-02

申请号：DE10310569

申请日：2003-03-11

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： CHIDAMBARRAO DURESETI ,  LEE KIL-HO ,  MANDELMAN JACK A ,  MCSTAY KEVIN ,  RENGARAJAN RAJESH

IPC: H01L21/265 ,  H01L21/336 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/76 ,  H01L29/78 ,  H01L29/94 ,  H01L31/119

Abstract: Body effects in vertical MOSFET transistors are considerably reduced and other device parameters are unaffected in a vertical transistor having a threshold implant with a peak at the gate and an implant concentration distribution that declines rapidly away from the gate to a plateau having a low p-well concentration value. A preferred embodiment employs two body implants-an angled implant having a peak at the gate that sets the Vt and a laterally uniform low dose implant that sets the well dopant concentration.

公开(公告)号：DE69228792T2

公开(公告)日：1999-10-07

申请号：DE69228792

申请日：1992-11-19

Applicant: IBM

Inventor： CHIDAMBARRAO DURESETI ,  NIJHUIS ROLF HENK ,  SRINIVASAN GURUMAKONDA RAMASAM ,  MURLEY PHILIP CLYDE ,  ROBBINS GORDON JAY ,  WALTERS TIMOTHY LAWTON

IPC: H01L23/522 ,  H01L21/60 ,  H01L21/768 ,  H01L23/49 ,  H01L23/556

公开(公告)号：DE112012000310B4

公开(公告)日：2019-03-21

申请号：DE112012000310

申请日：2012-01-10

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  TEKLEAB DANIEL G ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/78 ,  B82Y10/00 ,  H01L21/336 ,  H01L29/775

Abstract: Nanoröhrenförmige MOSFET-Einheit, die aufweist:ein zylinderförmiges inneres und ein röhrenförmiges äußeres Gate (61, 50), die durch eine röhrenförmige Si-Schicht (30) voneinander getrennt sind; undein Source (35) und einen Drain (31), die durch Abstandshalter (51, 41) getrennt sind, welche das zylinderförmige innere Gate (61) umgeben und zwischen welchen das röhrenförmige äußere Gate (50) angeordnet ist;wobei das äußere Gate (50) eine hohle zylindrische oder röhrenförmige Gestalt aufweist und wobei zwischen der röhrenförmigen Si-Schicht (30) und dem äußeren Gate (50) ein äußeres Gate-Dielektrikum (22) angeordnet ist undwobei zwischen dem zylinderförmigen inneren Gate (61) und dem Source (35) sowie der röhrenförmigen Si-Schicht (30) eine dielektrische Gateschicht (25) und zwischen dem zylinderförmigen inneren Gate (61) und dem Drain (31) eine dielektrische Schicht (26) auf einer horizontalen Oberfläche einer Schicht (31) am Boden des hohlen Zylinders angeordnet ist, wobei das Source (35) aus selbstjustiert epitaxial aufgewachsenem Silicium hergestellt ist und wobei Kontakte zu dem äußeren Gate (50) und dem Drain (31) gebildet sind.

公开(公告)号：GB2500556B

公开(公告)日：2014-02-05

申请号：GB201313198

申请日：2012-01-10

Applicant: IBM

Inventor： TEKLEAB DANIEL G ,  SLEIGHT JEFFREY W ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/775

公开(公告)号：AT546837T

公开(公告)日：2012-03-15

申请号：AT04704467

申请日：2004-01-22

Applicant: IBM

Inventor： BEINTNER JOCHEN ,  CHIDAMBARRAO DURESETI ,  DIVKARUNI RAMACHANDRA

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/8238

Abstract: A new class of high-density, vertical Fin-FET devices that exhibit low contact resistance is described. These vertical Fin-FET devices have vertical silicon “fins” (12A) that act as the transistor body. Doped source and drain regions (26A, 28A) are formed at the bottoms and tops, respectively, of the fins (12A). Gates (24A, 24B) are formed along sidewalls of the fins. Current flows vertically through the fins (12A) between the source and drain regions (26A, 28A) when an appropriate bias is applied to the gates (24A, 24B). An integrated process for forming pFET, nFET, multi-fin, single-fin, multi-gate and double-gate vertical Fin-FETs simultaneously is described.

公开(公告)号：AT539448T

公开(公告)日：2012-01-15

申请号：AT04780833

申请日：2004-08-12

Applicant: IBM

Inventor： WANG GENG ,  MCSTAY KEVIN ,  WEYBRIGHT MARY ,  LI YUJUN ,  CHIDAMBARRAO DURESETI

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/336 ,  H01L21/8242 ,  H01L29/10 ,  H01L29/78

Abstract: A method of formation of a deep trench vertical transistor is provided. A deep trench with a sidewall in a doped semiconductor substrate is formed. The semiconductor substrate includes a counterdoped drain region in the surface thereof and a channel alongside the sidewall. The drain region has a top level and a bottom level. A counterdoped source region is formed in the substrate juxtaposed with the sidewall below the channel. A gate oxide layer is formed on the sidewalls of the trench juxtaposed with a gate conductor. Perform the step of recessing the gate conductor below the bottom level of the drain region followed by performing angled ion implantation at an angle theta+delta with respect to vertical of a counterdopant into the channel below the source region and performing angled ion implantation at an angle theta with respect to vertical of a dopant into the channel below the source.

公开(公告)号：DE10361272B4

公开(公告)日：2012-01-05

申请号：DE10361272

申请日：2003-12-24

Applicant: QIMONDA AG ,  IBM

Inventor： CHIDAMBARRAO DURESETI ,  DIVAKARUNI RAMACHANDRA ,  MANDELMAN JACK A ,  VAN ROIJEN RAYMOND

IPC: H01L21/8242 ,  H01L27/108

Abstract: Verfahren zum Ausbilden einer DRAM-Speicherzelle (100), umfassend: Ausbilden eines Grabens mit einer Grabenwandung in einem Halbleitersubstrat (10); Ausbilden eines Grabenkondensators (20) in einem unteren Bereich des Grabens mit einer dielektrischen Kondensatorschicht auf einer Innenfläche des Grabens, mit einem isolierenden Grabenkragen (110) in einem oberen Bereich des Grabenkondensators (20) und einer mittleren Kondensatorelektrode (105); Zurücksetzen der mittleren Kondensatorelektrode (105) auf eine Kondensatortiefe, wobei eine Elektrodenoberfläche verbleibt; Zurücksetzen des isolierenden Grabenkragens (110) auf eine Ebene unterhalb der Elektrodenoberfläche, wobei eine Buried-Strap-Öffnung (113) zwischen der mittleren Kondensatorelektrode (105) und der Grabenwandung ausgebildet und die Buried-Strap-Öffnung (113) mit einer ersten provisorischen Isolierschicht (112) aufgefüllt wird; Ausbilden einer Anzahl von Isolationsgräben in dem Halbleitersubstrat (10) mit einer bestimmten Isolationsgrabentiefe und Auffüllen der Isolationsgräben mit einem isolierenden Material (15); Ausbilden eines leitenden Buried-Strap (114), der mit der mittleren Kondensatorelektrode (105) in Kontakt steht und an die Grabenwandung angrenzt, wobei die...