公开(公告)号：DE112020000212B4

公开(公告)日：2022-03-24

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren (4000) zum Bilden einer Halbleitereinheit (1600), wobei das Verfahren aufweist:Bilden (4002) eines Nanoschichtstapels über einem Substrat (1604), wobei der Nanoschichtstapel eine oder mehrere erste Halbleiterschichten (1606) und eine oder mehrere erste Opferschichten (1608) aufweist;Bilden (4004) eines Grabens (1706) durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten, wobei durch den Graben eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt wird; undFüllen (4006) des Grabens mit einer oder mehreren zweiten Halbleiterschichten (1802) und einer oder mehreren zweiten Opferschichten (1804), so dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht, wobei die eine oder die mehreren zweiten Halbleiterschichten jeweils eine vertikale Finne bilden, deren langen Seiten durch Seiten des Grabens definiert sind.

公开(公告)号：FR3088482B1

公开(公告)日：2021-05-14

申请号：FR1860317

申请日：2018-11-08

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  CHAO ROBIN ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/8232 ,  H01L21/8258 ,  H01L21/84 ,  H01L29/78

Abstract: Réalisation d'un transistor à structure de canal contrainte comprenant,: a) prévoir un empilement comportant une alternance de premiers barreaux de deuxièmes barreaux semi-conducteurs, b) réaliser une grille factice, c) former des espaceurs isolants (23a, 23b), d) réaliser des blocs (47a, 47b) de mise en contrainte de part et d'autre et contre les espaceurs isolants de manière exercer une contrainte en tension ou en compression sur les espaceurs isolants (23a, 23b), puis, e) retirer la grille factice de sorte à libérer une ouverture entre les espaceurs isolants (23a, 23b), f) former dans ladite ouverture une grille de remplacement.

公开(公告)号：DE112016000183B4

公开(公告)日：2020-09-10

申请号：DE112016000183

申请日：2016-01-04

Applicant: IBM

Inventor： DORIS BRUCE ,  RIM KERN ,  REZNICEK ALEXANDER ,  LU DARSEN DUANE ,  KHAKIFIROOZ ALI ,  CHENG KANGGUO

IPC: H01L21/8238 ,  H01L21/336 ,  H01L27/092 ,  H01L27/12 ,  H01L29/78

Abstract: Verfahren zum Herstellen einer Halbleiter-Einheit, das aufweist:Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur wenigstens ein Substrat (10), eine auf dem Substrat angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist;Bilden einer Mehrzahl von Rippen auf der SSOI-Struktur, indem die Schicht aus einem spannungsreichen Halbleitermaterial und die Silicium-Germanium-Schicht bis herunter zu der dielektrischen Schicht geätzt werden, wobei sich wenigstens eine Rippe (43) der Mehrzahl von Rippen in einem nFET-Bereich der SSOI-Struktur befindet und sich wenigstens eine Rippe (45) der Mehrzahl von Rippen in einem pFET-Bereich der SSOI-Struktur befindet;Bilden einer ersten Gate-Struktur (50) über einem ersten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem nFET-Bereich;Bilden einer zweiten Gate-Struktur (60) über einem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die zweite Gate-Struktur den zweiten Abschnitt auf drei Seiten umgibt;Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich;Entfernen der Silicium-Germanium-Schicht, die durch Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt freiliegt; undBilden einer dritten Gate-Struktur (90) über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die dritte Gate-Struktur den zweiten Abschnitt auf allen vier Seiten umgibt, wobei die dritte Gate-Struktur einen Abschnitt aus einem fließfähigen Oxid aufweist, wobei der Abschnitt aus einem fließfähigen Oxid zwischen der dielektrischen Schicht und einer unteren Oberfläche des zweiten Abschnitts der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich angeordnet ist.

公开(公告)号：DE112018005825T5

公开(公告)日：2020-07-30

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Es werden Techniken zum Vergrößern der Weff bei VFET-Einheiten bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zum Bilden einer Finnenstruktur: Abscheiden einer Hartmaske auf ein Substrat; Abscheiden eines Dornmaterials auf die Hartmaske; Strukturieren des Dornmaterials entlang einer ersten Richtung, um erste Dorne zu bilden; Bilden erster Abstandhalter neben den ersten Dornen; Bilden zweiter Dorne zwischen den ersten Dornen; Strukturieren der ersten/zweiten Dorne entlang einer zweiten Richtung senkrecht zu der ersten Richtung; Bilden zweiter Abstandhalter senkrecht zu den ersten Abstandhaltern neben den ersten/zweiten Dornen; selektives Entfernen der ersten/zweiten Dorne, wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten/zweiten Abstandhalter gebildet wird; Übertragen der leiterförmigen Struktur auf die Hartmaske und dann auf das Substrat. Ein Verfahren zur Herstellung einer VFET-Einheit, eine VFET-Finnenstruktur und eine VFET-Einheit werden ebenfalls bereitgestellt.

公开(公告)号：DE112018001590T5

公开(公告)日：2019-12-05

申请号：DE112018001590

申请日：2018-05-10

Applicant: IBM

Inventor： BERGENDAHL MARC ,  MILLER ERIC ,  LIE FEE LI ,  TEEHAN SEAN ,  CHENG KANGGUO ,  SPORRE JOHN RYAN ,  KARVE GAURI

IPC: H01L27/04

Abstract: Ausführungsformen sind auf Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem extrem langen Kanal ausgerichtet. Ein Paar von Halbleiter-Fins ist auf einem Substrat ausgebildet. Eine Halbleitersäule ist zwischen den Halbleiter-Fins auf dem Substrat ausgebildet. Ein Bereich, der sich unter sämtlichen der Halbleiter-Fins und unter einem Teil der Halbleitersäule erstreckt, ist dotiert. Ein leitfähiges Gate ist über einem Kanalbereich der Halbleiter-Fins und der Halbleitersäule ausgebildet. Eine Oberfläche der Halbleitersäule dient als ein erweiterter Kanalbereich, wenn das Gate aktiv ist.

公开(公告)号：DE102016204992B4

公开(公告)日：2019-09-12

申请号：DE102016204992

申请日：2016-03-24

Applicant: IBM

Inventor： BALAKRISHNAN KARTHIK ,  CHENG KANGGUO ,  HASHEMI POUYA ,  REZNICEK ALEXANDER

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/12 ,  H01L29/201

Abstract: Halbleitereinheit, die aufweist:ein Substrat (100);einen Nano-Streifen-Kanal, der oberhalb des Substrats (100) und um einen Kern herum ausgebildet ist;ein Gate (110), das um den Nano-Streifen-Kanal (130) herum ausgebildet ist;einen oder mehrere Abstandshalter (160), der bzw. die lateral wenigstens auf einer Seitenwand des Gates (110) ausgebildet ist bzw. sind;einen Bereich für eine Back-Bias-Steuerung, der in wenigstens dem Kern des Nano-Streifen-Kanals (130) ausgebildet ist;eine dielektrische Schicht (150), die zwischen dem Nano-Streifen-Kanal (130) und dem Bereich für die Back-Bias-Steuerung ausgebildet ist;einen Source-/Drain-Bereich (120), der epitaxial um den Nano-Streifen-Kanal (130) herum benachbart zu jedem Abstandshalter (160) von dem einen oder den mehreren Abstandshaltern gebildet ist; undeinen Metallkontakt (540), der in dem Bereich für die Back-Bias-Steuerung ausgebildet ist, wobei der Metallkontakt dazu verwendet wird, eine Spannung an den Bereich für die Back-Bias-Steuerung anzulegen.

公开(公告)号：DE102017128065A1

公开(公告)日：2018-05-30

申请号：DE102017128065

申请日：2017-11-28

Applicant: IBM

Inventor： CHENG KANGGUO ,  LI JUNTAO ,  WANG GENG

IPC: H01L21/336 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung sehen Systeme und Verfahren zum Erzeugen von Oxidabstandshaltern in einem vertikalen Feldeffekttransistor vor. Die Rippe des Kanals ermöglicht, dass elektrischer Strom zwischen dem Source-Anschluss und dem Drain-Anschluss fließt. Durch Verwendung von Opferabstandshaltern und implantierten oxidationsverstärkenden Spezies auf einer Siliciumoberfläche kann eine implantierte oxidationsverstärkende Spezies zu Oxidabstandshaltern oxidiert werden.

公开(公告)号：DE102016104504A1

公开(公告)日：2016-09-15

申请号：DE102016104504

申请日：2016-03-11

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  RODBELL KENNETH P

IPC: H01L27/088 ,  H01L21/8236 ,  H01L23/552 ,  H01L23/58

Abstract: Es sind ein integrierter Schaltkreis, ein Verfahren zum Bilden eines integrierten Schaltkreises sowie ein Halbleiter zum Verhindern einer unzulässigen Verwendung bei strahlungsfesten Anwendungen offenbart. Bei einer Ausführungsform weist der integrierte Schaltkreis eine Silicium-auf-Isolator(SOI)-Struktur, einen gegenüber Strahlung unempfindlichen Sub-Schaltkreis und einen gegenüber Strahlung empfindlichen Sub-Schaltkreis auf. Die SOI-Struktur weist ein Silicium-Substrat, eine vergrabene Oxidschicht und eine aktive Silicium-Schicht auf. Der gegenüber Strahlung unempfindliche Sub-Schaltkreis ist auf der aktiven Schicht ausgebildet und beinhaltet einen teilweise verarmten Transistor. Der gegenüber Strahlung empfindliche Sub-Schaltkreis ist auf der aktiven Schicht ausgebildet und beinhaltet einen vollständig verarmten Transistor, um einen Betrieb des gegenüber Strahlung empfindlichen Sub-Schaltkreises unter spezifizierten Strahlungsbedingungen zu verhindern. Jeder von dem teilweise verarmten Transistor und dem vollständig verarmten Transistor beinhaltet einen Kanalbereich, der in der aktiven Silicium-Schicht ausgebildet ist, und die Kanalbereiche des teilweise verarmten Transistors und des vollständig verarmten Transistors weisen im Wesentlichen die gleiche Dicke, jedoch unterschiedliche Dotierkonzentrationen auf.

公开(公告)号：GB2510525B

公开(公告)日：2015-12-16

申请号：GB201408644

申请日：2012-11-12

Applicant: IBM

Inventor： CHENG KANGGUO ,  ERVIN JOSEPH ,  PEI CHENGWEN ,  TODI RAVI M ,  WANG GENG

IPC: H01L29/78

公开(公告)号：DE112010003252B4

公开(公告)日：2015-12-03

申请号：DE112010003252

申请日：2010-08-04

Applicant: IBM

Inventor： KOTHANDARAMAN CHANDRASEKHARAN ,  CHENG KANGGUO ,  BOOTH JR ROGER A

IPC: H01L23/525 ,  H01L21/768

Abstract: Struktur einer Antisicherung, die Folgendes umfasst: ein Substrat (100); eine Vielzahl paralleler leitender Rippen (104), die auf dem Substrat angeordnet sind, wobei jede der Rippen ein erstes Ende (108) und ein zweites Ende (106) aufweist; einen Isolator (120), der das erste Ende der Rippen bedeckt; einen ersten elektrischen Leiter (140), der auf dem Isolator angeordnet ist, wobei der erste elektrische Leiter durch den Isolator vom ersten Ende der Rippen elektrisch isoliert ist; und einen zweiten elektrischen Leiter (180), der mit dem zweiten Ende der Rippen elektrisch verbunden ist, wobei der Isolator eine Dicke aufweist, die ausreicht, um beim Anlegen einer vorgegebenen Spannung zwischen dem zweiten elektrischen Leiter und dem ersten elektrischen Leiter durchzubrechen und dadurch über die Rippen eine ständige elektrische Verbindung zwischen dem zweiten elektrischen Leiter und dem ersten elektrischen Leiter zu bilden.