公开(公告)号：WO02030166A2

公开(公告)日：2002-04-11

申请号：PCT/US2001/031092

申请日：2001-10-04

IPC: H05K1/14 ,  H05K3/28 ,  H05K3/34 ,  H05K3/36

CPC classification number: H05K1/141 ,  H05K3/28 ,  H05K3/3436 ,  H05K3/368 ,  H05K2201/049 ,  H05K2201/09481 ,  H05K2201/09627 ,  H05K2201/0979 ,  H05K2201/10378 ,  H05K2201/10734 ,  Y02P70/613 ,  Y10T29/49149

Abstract: Parallel surfaces are interfacially mechanically bonded and optionally electrically, and/or thermally connected using an interposer (10) fabricated from a flexible laminates, such as flex PWB (12). The bond/connection points (30) for the device made on side of the interposer (10) are displaced in the X and Y axis from the bond/connection points (30) on the other or obverse side for the interposer (10) and the board (12). The optional electrical/thermal connection through the interposer (10) is made through one or more traces (13) and vias (16, 18) in the flex board (12).

Abstract translation: 使用由诸如柔性板（12）的柔性层压板制成的插入件（10），平行表面被界面机械地接合并且可选地电气和/或热连接。 用于在插入件（10）一侧制成的装置的接合/连接点（30）在X和Y轴上从用于插入件（10）的另一侧或正面的接合/连接点（30）移位，并且 板（12）。 通过插入件（10）的可选电/热连接通过柔性板（12）中的一个或多个迹线（13）和通孔（16,18）制成。

公开(公告)号：WO01056338A1

公开(公告)日：2001-08-02

申请号：PCT/US2001/002529

申请日：2001-01-26

IPC: H01R12/58 ,  H05K1/11 ,  H05K1/14 ,  H05K3/00 ,  H05K3/42 ,  H01R12/32

CPC classification number: H01R12/58 ,  H05K1/115 ,  H05K3/0047 ,  H05K3/429 ,  H05K2201/09509 ,  H05K2201/09627 ,  H05K2201/09845 ,  H05K2201/10189 ,  H05K2203/0242

Abstract: An electrical interconnection (100) for use in electronic equipment, the interconnection comprising a circuit board (110, 305) including a via (330) and an electrically conductive trace (335), the via comprising a bore (310, 310a, 310b, 310c, 310d, 310e) having a perimeter and a total depth (d>t p

Abstract translation: 一种用于电子设备的电互连（100），所述互连包括包括通孔（330）和导电迹线（335）的电路板（110,305），所述通孔包括孔（310,310a，310b， 具有周长和总深度（d> t <）的导电筒（320），围绕所述孔的周边的至少一部分延伸的导电筒（320），所述筒与所述迹线接触，触点（120 ）具有位于所述筒体中的第一端（220），并且所述筒具有小于所述孔的总深度的预定深度（d> p <）。

公开(公告)号：WO1993026144A1

公开(公告)日：1993-12-23

申请号：PCT/CH1993000147

申请日：1993-06-10

Applicant: DYCONEX PATENTE AG ,  SCHMIDT, Walter ,  MARTINELLI, Marco

Inventor： DYCONEX PATENTE AG

IPC: H05K03/40

CPC classification number: H05K3/4084 ,  H05K1/0287 ,  H05K1/0289 ,  H05K1/0393 ,  H05K1/05 ,  H05K1/115 ,  H05K3/0041 ,  H05K3/0061 ,  H05K3/0064 ,  H05K3/0097 ,  H05K3/386 ,  H05K3/427 ,  H05K3/429 ,  H05K3/4652 ,  H05K2201/0195 ,  H05K2201/0355 ,  H05K2201/0394 ,  H05K2201/0397 ,  H05K2201/066 ,  H05K2201/0909 ,  H05K2201/09327 ,  H05K2201/09509 ,  H05K2201/09536 ,  H05K2201/09554 ,  H05K2201/09609 ,  H05K2201/09627 ,  H05K2201/09781 ,  H05K2201/09836 ,  H05K2201/09945 ,  H05K2201/10666 ,  H05K2203/0554 ,  H05K2203/0746 ,  H05K2203/1184 ,  H05K2203/1545 ,  H05K2203/1572

Abstract: The process for producing subsequently contactable contact points between two conductive track planes on a circuit substrate separated by an electrically insulating layer makes it possible to produce, for example, a basic conductor pattern which can subsequently be easily adapted to requirements. By laying windows in the conductive track planes out in such a way that, when the electrically insulating layer is subsequently through-etched due to under-etching, rod-like parts connected to the aperture periphery are revealed between or in the apertures which can be brought into contact with electrically conductive parts of the other conductive track plane, these conductive tracks can be electrically interconnected by mechanical bending.

公开(公告)号：WO1986003364A1

公开(公告)日：1986-06-05

申请号：PCT/JP1985000660

申请日：1985-11-28

Applicant: FUJITSU LIMITED ,  KUWABARA, Kiyoshi ,  NISHIHARA, Mikio

Inventor： FUJITSU LIMITED

IPC: H05K01/02

CPC classification number: H05K1/112 ,  H05K1/0292 ,  H05K1/0298 ,  H05K1/115 ,  H05K2201/09227 ,  H05K2201/09627 ,  H05K2201/10689

Abstract: A multi-layer substrate for printed circuit which has a pattern (6) for reconstruction in an inner layer, wherein the pattern (6) for reconstruction is connected to bonding pads (3g, 3h) for reconstruction on the surface through the intermediary of through holes (5e, 5f).

公开(公告)号：WO2014174710A1

公开(公告)日：2014-10-30

申请号：PCT/JP2013/080268

申请日：2013-11-08

Applicant: 株式会社村田製作所

Inventor： 大坪　喜人 ,  目黒　徹 ,  菅　達典

IPC: H05K3/46 ,  H01L21/66

CPC classification number: H05K1/09 ,  H01L21/4867 ,  H01L23/49822 ,  H01L2224/16225 ,  H01L2924/0002 ,  H01L2924/19105 ,  H05K1/0298 ,  H05K1/112 ,  H05K1/115 ,  H05K3/0058 ,  H05K3/3436 ,  H05K3/4038 ,  H05K3/4084 ,  H05K3/42 ,  H05K3/4629 ,  H05K3/4644 ,  H05K3/4667 ,  H05K2201/0376 ,  H05K2201/0382 ,  H05K2201/09545 ,  H05K2201/09627 ,  H05K2201/09836 ,  H05K2201/09845 ,  H05K2201/1006 ,  H05K2203/0278 ,  H05K2203/063 ,  H05K2203/068 ,  H05K2203/1126 ,  H01L2924/00

Abstract: 　配線構造の高密度化を図り得る多層配線基板を得る。　第１の絶縁層（３）と、第１の絶縁層（３）の下面に積層されている第２の絶縁層（４）とを有する積層体（２）内に、印刷配線電極（７，１１）が設けられており、印刷配線電極（７，１１）が導電ペーストの印刷及び焼成により形成されており、該印刷配線電極（７，１１）が、第２の絶縁層（４）上に位置している第１の配線電極部分（７ａ，１１ａ）と、第１の配線電極部分（７ａ，１１ａ）に連なっている第２の配線電極部分（７ｂ，１１ｂ）とを有し、第２の配線電極部分（７ｂ，１１ｂ）が、貫通孔（３ａ，３ｂ）内に至っており、さらに第１の絶縁層（３）の上面に露出している、多層配線基板（１）。

Abstract translation: 本发明实现了能够实现布线结构的高密度化的多层布线基板。 本发明提供一种多层布线基板（1），其中：印刷布线电极（7,11）设置在层叠体（2）内，该叠层体具有第一绝缘层（3）和第二绝缘层（4） 在所述第一绝缘层（3）的下表面上; 印刷布线电极（7,11）通过印刷和烧结导电浆料形成; 并且印刷布线电极（7,11）具有分别位于第二绝缘层（4）上的第一布线电极部分（7a，11a）和与第二绝缘层（4）连续的第二布线电极部分（7b，11b） 各个第一布线电极部分（7a，11a），所述第二布线电极部分（7b，11b）延伸到相应的通孔（3a，3b）内，并暴露在第一绝缘层（3）的顶表面上。

公开(公告)号：WO2010073410A1

公开(公告)日：2010-07-01

申请号：PCT/JP2008/073942

申请日：2008-12-25

Applicant: NEC CORPORATION ,  KUSHTA, Taras

Inventor： KUSHTA, Taras

IPC: H01P7/04 ,  H01P1/205

CPC classification number: H01P1/2056 ,  H01P1/203 ,  H01P7/04 ,  H01P7/08 ,  H05K1/0222 ,  H05K1/0251 ,  H05K1/116 ,  H05K3/429 ,  H05K2201/09454 ,  H05K2201/09618 ,  H05K2201/09627 ,  H05K2201/09718

Abstract: A filter is provided with a planar transmission line and a combined via structure connected to (both) one ends of the planar transmission line. The planar transmission line and the combined via structure are disposed in a same multilayer board. The combined via structure comprises two working parts. The first working part comprises a segment of signal via and a plurality of segments of ground vias surrounding the signal via. The second working part comprises a segment of the same signal via, a plurality of segments of the same ground vias, smooth conductive plate and corrugated conductive plate. The smooth conductive plate and the corrugated conductive plate are connected to the signal via. The second working part comprises a segment of the same signal via, a plurality of segments of the same ground vias and corrugated conductive plate. The corrugated conductive plate is connected to the signal via.

Abstract translation: 滤波器设置有平面传输线和连接到平面传输线的一端的（两者）的组合通孔结构。 平面传输线和组合通孔结构设置在相同的多层板中。 组合通孔结构包括两个工作部件。 第一工作部分包括信号通道的段和围绕信号通路的多个接地通路段。 第二工作部分包括相同信号通道的段，相同接地通孔的多个段，平滑导电板和波纹状导电板。 平滑导电板和波纹状导电板连接到信号通孔。 第二工作部分包括相同信号通道的段，相同接地通孔和波纹状导电板的多个段。 波纹状导电板与信号通孔相连。

公开(公告)号：WO2010071905A1

公开(公告)日：2010-07-01

申请号：PCT/AT2008/000471

申请日：2008-12-22

Applicant: UNITEL GMBH ,  EIGELSREITER, Gerhard

Inventor： EIGELSREITER, Gerhard

IPC: H05K1/02

CPC classification number: H05K1/181 ,  H05K1/0243 ,  H05K1/0248 ,  H05K1/0298 ,  H05K1/113 ,  H05K3/429 ,  H05K2201/09227 ,  H05K2201/09627 ,  H05K2201/10545 ,  H05K2201/10674 ,  H05K2201/10734 ,  Y02P70/611

Abstract: Ein Verfahren zum Design von Signalleitungen (5, 12, 14) in einer Mehr-Lagen-Leiterplatte (1, 1', 1'', 1''') mit an zumindest einer Oberfläche (Ia, Ib) der Mehr-Lagen-Leiterplatte angeordneten Anschlüssen (2, 3, 2', 3') für schnell schaltende integrierte Schaltungen (IC1, IC2, IC3), wie z.B. Multicore-Microprozessoren, High Speed DSPs etc., ist dadurch gekennzeichnet, dass die Signalleitungen (5, 12, 14) von den Anschlüssen (2, 2') für eine erste integrierte Schaltung (IC1) zu zugeordneten Anschlüssen (3, 3') für eine zweite integrierte Schaltung (IC2, IC3) unter Minimierung der Leitungslängen mittels Durchkontaktierung (4, 4') und gegebenenfalls Leiterbahnführung in dedizierten Signallagen (11, 11', 11'', 11''') der Mehr-Lagen-Leiterplatte (1, 1', 1'', 1''') unter Vermeidung von Signallagen- Wechsel geführt werden.

Abstract translation: 一种用于信号线在多层印刷电路板的设计（5，12，14）的方法（1，1“ 1' ”，1' ‘’），其具有在至少一个表面上的多层的（IA，IB） 印刷电路板布置的端子（2，3，2”，3' ），用于快速切换的集成电路（IC1，IC2，IC3），如 多核微处理器，高速的DSP等，其特征在于，所述终端（2,2“）的信号线（5，12，14），用于在第一集成电路（IC1）到相关联的端子（3，3”） （用于第二集成电路（IC2，IC3），同时最小化由电镀穿通孔（4，4的装置中的线路长度“）和任选的微量元素的专用信号层（11路由，11”，11“”，11“的多层印刷电路板的”“） 1，1 '1' '，被传递1' ''），同时避免Signallagen-变化。

公开(公告)号：WO2009046546A1

公开(公告)日：2009-04-16

申请号：PCT/CA2008/001819

申请日：2008-10-09

Applicant: D-WAVE SYSTEMS INC. ,  UCHAYKIN, Sergey V.

Inventor： UCHAYKIN, Sergey V.

IPC: H05K3/40 ,  H01B12/06 ,  H05K1/09 ,  H05K1/11

CPC classification number: H05K3/429 ,  H01L39/14 ,  H05K1/0298 ,  H05K1/09 ,  H05K1/115 ,  H05K3/24 ,  H05K2201/0391 ,  H05K2201/09627 ,  Y10T29/49124 ,  Y10T428/24917

Abstract: A superconducting printed circuit board, comprising a first electrically insulative substrate layer having a first surface and a second surface opposed to the first surface, at least a second electrically insulative substrate layer having a first surface and a second surface opposed to the first surface, the second electrically insulative substrate layer physically coupled to the first electrically insulative substrate layer, a first superconducting current path positioned on a first surface side of the first electrically insulative substrate layer, a second superconducting current path positioned between the first and second electrically insulative layer, and a third superconducting current path that extends through the first electrically insulative substrate layer and superconducting couples the first superconducting current path with the second superconducting current path.

Abstract translation: 一种超导印刷电路板，包括具有第一表面和与第一表面相对的第二表面的第一电绝缘基底层，至少第二电绝缘基底层，其具有与第一表面相对的第一表面和第二表面， 物理耦合到第一电绝缘衬底层的第二电绝缘衬底层，位于第一电绝缘衬底层的第一表面侧上的第一超导电流路径，位于第一和第二电绝缘层之间的第二超导电流路径，以及 延伸穿过第一电绝缘衬底层的第三超导电流路径，并且超导将第一超导电流路径与第二超导电流路径耦合。

公开(公告)号：WO2008014068A3

公开(公告)日：2008-11-06

申请号：PCT/US2007071832

申请日：2007-06-21

Applicant: LIQUID COMPUTING CORP ,  AO ERIC RONG

Inventor： AO ERIC RONG

IPC: H05K7/00

CPC classification number: H05K3/429 ,  H05K1/115 ,  H05K2201/044 ,  H05K2201/096 ,  H05K2201/09627 ,  H05K2201/09645

Abstract: A multilayer midplane board has a front side and a back side and includes a first partially plated through-hole; a second partially plated through-hole spaced away from the first partially plated through-hole, and a first conductive signal track that electrically couples a selected plated section of the first partially plated through-hole directly adjacent the front side to a selected plated section of the second partially plated through-hole adjacent the back side.

Abstract translation: 多层中面板具有前侧和后侧，并且包括第一部分镀覆的通孔; 与第一部分电镀的通孔间隔开的第二部分电镀的通孔，以及第一导电信号轨道，其将直接邻近正面的第一部分电镀通孔的选定电镀部分电耦合到 第二部分电镀通孔邻近背面。

公开(公告)号：WO2008124460A1

公开(公告)日：2008-10-16

申请号：PCT/US2008/059199

申请日：2008-04-03

Applicant: CISCO TECHNOLOGY, INC. ,  BIRD, Steven C. ,  MAZAHERI, Linda M. ,  NEEDHAM, Bob ,  DUONG, Phuong Rosalynn

Inventor： BIRD, Steven C. ,  MAZAHERI, Linda M. ,  NEEDHAM, Bob ,  DUONG, Phuong Rosalynn

IPC: H01R13/66

CPC classification number: H05K1/113 ,  H05K1/0231 ,  H05K2201/09227 ,  H05K2201/09536 ,  H05K2201/09627 ,  H05K2201/10734 ,  Y10T29/49128 ,  Y10T29/4913 ,  Y10T29/49155 ,  Y10T29/49156 ,  Y10T29/49165

Abstract: Techniques for optimizing application specific integrated circuit (ASIC) and other IC pin assignment corresponding to a high density interconnect (HDI) printed circuit board (PCB) layout are provided. Applying the techniques described herein, pin assignments may be systematically and strategically planned, for example, in an effort to reduce the PCB layer count and associated cost, increase signal integrity and speed, reduce the surface area used by an ASIC and its support circuitry, reduce plane perforations, and reduce via crosstalk when compared to conventional designs with an ASIC mounted on a multilayered PCB.

Abstract translation: 提供了用于优化专用集成电路（ASIC）和对应于高密度互连（HDI）印刷电路板（PCB）布局）的其他IC引脚分配的技术。 应用本文描述的技术，可以系统地和策略性地规划引脚分配，例如，为了减少PCB层数量和相关成本，增加信号完整性和速度，减少由ASIC及其支持电路使用的表面积， 与安装在多层PCB上的ASIC的传统设计相比，减少了平面穿孔，并减少了串扰。