Abstract:
본 발명은 반도체 공정상 양자점 크기를 조절할 수 있는 단전자 트랜지스터와 단전자 트랜지스터의 기능을 보완하기 위한 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET과 그 각각의 제조방법에 관한 것이다. 발명에 의한, 단전자 트랜지스터는 기판 지지대의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 서로 이격되어 형성된 소스와 드레인 영역과; 상기 소스와 드레인을 서로 연결하며 단결정 실리콘으로 형성된 얇은 채널과; 상기 채널을 형성하기 위한 제 1 절연막과; 상기 채널의 양 측벽 중 대부분을 투과장벽으로 만들면서 소스와 드레인 영역을 전기적으로 분리하는 제 1 게이트 절연막과; 상기 제 1 게이트 절연막 상부에 적층되어 형성된 제 1 게이트와; 상기 채널의 양 측벽 중 제 1 게이트가 형성되지 않은 나머지 부분으로 양자점을 만드는 제 2 게이트 절연막과; 상기 제 2 게이트 절연막과 제 1 절연막 상부로 소스와 드레인 영역 사이에 적층된 제 2 게이트로 구성된 단전자 트랜지스터로서, 종래 기술에 비해, 실리콘 채널 아래 부분에서의 제 1 게이트에 의한 터널링 장벽의 약화를 막으면서 제 1 게이트 물질의 두께와 과도 식각 정도에 따라 양자점 크기를 조절할 수 있다. 이와 함께 단전자 트랜지스터의 신호 증폭을 키우기 위한 FinFET 형태의 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET의 구조와 그 각각의 제조방법이 제공된다.
Abstract:
PURPOSE: A field effect transistor and a method for fabricating the same are provided to use a shallow electronic layer excited by a field effect as a source/drain region. CONSTITUTION: A gate insulating layer(2) is formed on a semiconductor substrate(1) by growing an oxide layer. A side gate material layer is formed by depositing and doping a polysilicon on the gate insulating layer(2). The side gate material layer is patterned. A source/drain diffusion layer(4) is formed by implanting ions into the semiconductor substrate(1). A silicon nitride layer(5) is deposited on the patterned side gate material layer. A silicon oxide layer is formed on the side gate material layer and the silicon nitride layer(5). A silicon oxide layer sidewall(6) is formed by etching the silicon oxide layer. A couple of side gate(3) is formed by etching a side gate material layer. A main gate(7) is formed by depositing and doping the polysilicon.
Abstract:
본 발명은 수직채널을 갖는 2개의 셀을 하나의 컨트롤 게이트(워드 라인)로 독립적으로 동작시키기 위하여 컨트롤 게이트 아래에 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그 동작 및 제조방법에 관한 것으로, 종래 수직채널 구조보다 소요 면적을 현저히 줄일 수 있어 고집적화에 유리하고, 프로그램 동작시 공유하는 차단 게이트를 OFF시킴으로써 셀프 부스팅 효과로 반대편 셀에 프로그램되는 것을 막을 수 있고, 리드 동작시 공유하는 워드 라인(컨트롤 게이트)으로 전기적 차폐가 가능하여 반대편 셀의 저장 상태에 따른 영향을 극소화시킬 수 있는 효과 등이 있으며, 통상의 CMOS 공정으로도 제조 가능한 장점이 있다. 수직 채널, 차단 게이트, 낸드 플래시 메모리
Abstract:
본 발명은 수직 채널 양단에 형성된 사이드 게이트(측벽 게이트)에 의하여 전기적으로 터널링 장벽을 유도하여 수직 채널 가운데 양자점을 형성할 수 있게 됨으로써, 수직 채널 구조를 갖는 MOSFET과 공정의 호환성을 높여 동시 집적이 가능하게 되었고, 제 1 게이트 절연막을 산화공정이나 측벽공정에 의하여 두껍게 형성하고, 컨트롤 게이트의 단면적을 산화공정으로 얼마든지 줄일 수 있게 됨에 따라, 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 한 효과가 있다. 수직 채널, 양자점, 단전자 트랜지스터, SET
Abstract:
A single electron transistor having a vertical quantum dot and a manufacturing method thereof are provided to integrate simultaneously a MOSFET of a vertical channel structure by forming a quantum dot at a vertical channel. A single electron transistor having a vertical quantum dot includes a silicon layer(10), a first gate insulating layer(22), a control gate(56), a second gate insulating layer(70), and a first and second sidewall gates(82). The silicon layer of constant width and height is patterned in a longitudinal direction on an upper part of a buried oxide layer(2) of a SOI substrate. The first gate insulating layer is formed on a vertical side of the silicon layer. The control gate is formed at both sides of the first gate insulating layer on the buried oxide layer. The control gate is adjacent to the silicon layer. The second gate insulating layer is formed to surround three surfaces of the control gate. The first and second sidewall gates come in contact with the second insulating layer at both sides of the first gate insulating layer. The first and second sidewall gates are formed on the buried oxide layer at both sides of the control gate.
Abstract:
전자 주입 효율이 증가하고, 고집적도에 유리한 메모리 소자 및 이의 제조 방법이 제공된다. 메모리 소자는 바닥부, 및 바닥부로부터 수직하게 돌출되어 있는 수직부를 포함하되, 수직부는 경계단을 중심으로 상부에 위치하는 제1 수직부, 및 하부에 위치하며, 제1 수직부보다 폭이 크고, 제1 수직부의 외측으로 돌출되어 있는 제2 수직부를 포함하는 반도체 기판, 제1 수직부의 외측 및 경계단의 상부에 위치하는 전하 트랩층, 및 바닥부의 상부 및 제2 수직부와 전하 트랩층의 외측에 위치하는 컨트롤 게이트 전극을 포함한다. 플래쉬 메모리 소자, 수직부, 전자 주입 효율, 자기 정렬
Abstract:
A flash memory array using the same device and a method of fabricating the same are provided to solve the interference of stored bit and improve the degree of integration by using a vertical structure to fabricate a charge storage region and a region having a gate insulating layer in self-alignment. A flash memory device with a split gate over a recessed channel comprises a source/drain region(12a) on a semiconductor substrate; a recessed channel region between the source and the drain; a separation gate(50a) between the channel region and a first insulating layer; a second isolating layer formed on the separation gate; a third insulating layer formed on the both channel region, not contacted with the separation gate; a charge storage region(70a) formed on the third insulating layer; a forth insulating layer formed on the source and drain region; a program gate formed on the fourth and second insulating layer, between the charge storage region and the fifth insulating layer.
Abstract:
A method of manufacturing an enhancement semiconductor probe and an information storage device using the same are provided to reduce a process variable in device performance and to increase reliability of mass production by anisotropic-wet-etching a silicon substrate using side-walls. A method of manufacturing an enhancement semiconductor probe comprises the steps of: forming a first etching mask pattern(110a) on a silicon substrate(100c) to form a tip part of the probe in a first direction and forming side-wall areas at two sides of the first etching mask pattern; anisotropic-etching the silicon substrate to form two inclined surfaces of the probe; forming source and drain areas(160,170,180,190) on the silicon substrate by injecting dopants, using the side-wall area as masks, and removing the side-wall areas; removing the first etching mask pattern; forming a second etching mask pattern to form a tip part of the probe in a second direction; forming space layers at two sides of the second etching mask pattern; and etching the silicon substrate by photographing and etching processes and removing the space layers.
Abstract:
A memory cell device having a vertical channel and a double gate structure are provided to enhance a degree of integration by forming an active region of a pillar shape with a first to third semiconductor layers. An active region(20) of a pillar shape includes a first semiconductor layer(22) for forming a first source/drain region, a second semiconductor layer(24) for forming a second source/drain region, and a third semiconductor layer(26) for forming body and channel regions between the first and second semiconductor layers. A field region(40) is formed to separate the active region of the pillar shape. A first insulating layer(50) is formed with two or more dielectric layers including an electric charge trap layer formed on a sidewall of the active region of the pillar shape. A second insulating layer is formed with one or more dielectric layers which are formed at an upper end of the first semiconductor layer and an upper end of the field region. A control gate(70) is formed on the first and the second insulating layers.
Abstract:
본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다. 종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다. 전하트랩, 플래시 메모리, 터널링, 애벌런치, NOR