公开(公告)号：AU2002346512A1

公开(公告)日：2003-07-30

申请号：AU2002346512

申请日：2002-11-22

Applicant: IBM ,  INFINEON TECHNOLOGIES CORP

Inventor： KANE TERENCE ,  LUSTIG NAFTALI E ,  MCDONALD ANN ,  MCGAHAY VINCENT ,  SEO SOON-CHEON ,  STAMPER ANTHONY K ,  WANG YUN YU ,  KALTALIOGLU ERDEM ,  CHEN TZE-CHIANG ,  ENGEL BRETT H ,  FITZSIMMONS JOHN A

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L21/44 ,  H01L29/40 ,  H01L23/48 ,  H01L23/52

Abstract: An advanced back-end-of-line (BEOL) metallization structure is disclosed. The structure includes a bilayer diffusion barrier or cap, where the first cap layer is formed of a dielectric material preferably deposited by a high density plasma chemical vapor deposition (HDP CVD) process, and the second cap layer is formed of a dielectric material preferably deposited by a plasma-enhanced chemical vapor deposition (PE CVD) process. A method for forming the BEOL metallization structure is also disclosed. The invention is particularly useful in interconnect structure comprising low-k dielectric material for the inter-layer dielectric (ILD) and copper for the conductors.

公开(公告)号：DE102010017371A1

公开(公告)日：2010-12-16

申请号：DE102010017371

申请日：2010-06-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIERLEMANN MATTHIAS ,  KALTALIOGLU ERDEM

IPC: H01L23/544

Abstract: Es werden Teststrukturen (240) für Halbleiterbauelemente (200), Verfahren zum Ausbilden von Teststrukturen (240), Halbleiterbauelemente (200), Verfahren zum Herstellen davon und Testverfahren für Halbleiterbauelemente (200) offenbart. Bei einer Ausführungsform enthält eine Teststruktur (240) für ein Halbleiterbauelement (200) mindestens ein in einer ersten Materialschicht (M, M, M, M, M) in einem Ritzliniengebiet (202) des Halbleiterbauelements (200) angeordnetes erstes Kontaktpad (242a, 242b, 242c, 242d, 242e). Das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) weist eine erste Breite (d, d) auf. Die Teststruktur (240) enthält auch mindestens ein in einer zweiten Materialschicht (M, M, M) bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) in der ersten Materialschicht (M, M, M, M, M) angeordnetes zweites Kontaktpad (244a, 244b, 244c). Das mindestens eine zweite Kontaktpad (244a, 244b, 244c) weist eine zweite Breite (d) auf, die größer ist als die erste Breite (d, d).

公开(公告)号：DE102009000625A1

公开(公告)日：2009-10-01

申请号：DE102009000625

申请日：2009-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  WENDT HERMANN

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/3205 ,  H01L23/52

Abstract: Structures and methods of forming metallization layers on a semiconductor component are disclosed. The method includes etching a metal line trench using a metal line mask, and etching a via trench using a via mask after etching the metal line trench. The via trench is etched only in regions common to both the metal line mask and the via mask.

公开(公告)号：DE112006000840T5

公开(公告)日：2008-03-06

申请号：DE112006000840

申请日：2006-04-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HEROLD KLAUS ,  KALTALIOGLU ERDEM

IPC: H01L23/528 ,  H01L23/522

公开(公告)号：DE102004028026B4

公开(公告)日：2006-08-10

申请号：DE102004028026

申请日：2004-06-09

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： KUMAR KAUSHIK ,  CLEVENGER LARRY ,  DALTON TIMOTHY J ,  LA TULIPE DOUGLAS C ,  COWLEY ANDY ,  KALTALIOGLU ERDEM ,  SCHACHT JOCHEN ,  HOINKIS MARK ,  SIMON ANDREW H ,  KALDOR STEFFEN ,  YANG CHIH-CHAO

IPC: H01L21/3213 ,  H01L21/033 ,  H01L21/311 ,  H01L21/768

公开(公告)号：DE102004028026A1

公开(公告)日：2005-02-03

申请号：DE102004028026

申请日：2004-06-09

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： KUMAR KAUSHIK ,  CLEVENGER LARRY ,  DALTON TIMOTHY J ,  LA TULIPE DOUGLAS C ,  COWLEY ANDY ,  KALTALIOGLU ERDEM ,  SCHACHT JOCHEN ,  HOINKIS MARK ,  SIMON ANDREW H ,  KALDOR STEFFEN ,  YANG CHIH-CHAO

IPC: H01L21/033 ,  H01L21/311 ,  H01L21/768 ,  H01L21/3213

公开(公告)号：DE102004010352A1

公开(公告)日：2004-09-23

申请号：DE102004010352

申请日：2004-03-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： COWLEY ANDY ,  HOINKIS MARK ,  KALTALIOGLU ERDEM ,  STETTER MICHAEL

IPC: H01L21/768

Abstract: Interconnect layers on a semiconductor body containing logic circuits (microprocessors, Asics or others) or random access memory cells (DRAMS) are formed in a manner to significantly reduce the number of shorts between adjacent conductor/vias with narrow separations in technologies having feature sizes of 0.18 microns or smaller. This is accomplished by etching to form recessed copper top surfaces on each layer after a chemical-mechanical polishing process has been completed. The thickness of an applied barrier layer, on the recessed copper surfaces, is controlled to become essentially co-planar with the surrounding insulator surfaces. A thicker barrier layer eliminates the need for a capping layer. The elimination of a capping layer results in a reduction in the overall capacitive coupling, stress, and cost.

公开(公告)号：DE112006000840B4

公开(公告)日：2012-04-26

申请号：DE112006000840

申请日：2006-04-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HEROLD KLAUS ,  KALTALIOGLU ERDEM

IPC: H01L21/768 ,  H01L23/528

Abstract: Verfahren zur Herstellung einer Halbleiteranordnung (200), mit den Schritten: Bereitstellen eines Werkstücks (202); Ausbilden einer Vielzahl von Schaltungselementen (206) innerhalb oder über dem Werkstück (202), wobei die Vielzahl von Schaltungselementen (206) ein erstes Kontaktgebiet (208) und ein zweites Kontaktgebiet (216a, 208) umfasst; und Kategorisieren eines ersten leitenden Merkmals (212a) einer Zwischenverbindungsstruktur in eine von zumindest drei Kategorien abhängig von dem Platz von einem Ende des ersten leitenden Merkmals (212a) zu einem ersten benachbarten leitenden Merkmal (212a); Kategorisieren eines zweiten leitenden Merkmals (212a) der Zwischenverbindungsstruktur in eine der zumindest drei Kategorien abhängig von dem Platz von einem Ende des zweiten leitenden Merkmals (212a) zu einem zweiten benachbarten leitenden Merkmal (212a); Ausbilden der Zwischenverbindungsstruktur über der Vielzahl von Schaltungselementen (206), wobei die Zwischenverbindungsstruktur eine Metallisierungsschicht (M1) mit dem ersten leitenden Merkmal (212a) und dem zweiten leitenden Merkmal (212a) umfasst, wobei das erste leitende Merkmal (212a) angeordnet ist...

公开(公告)号：DE102008054320A1

公开(公告)日：2009-06-04

申请号：DE102008054320

申请日：2008-11-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  BAUMGARTNER PETER ,  BENETIK THOMAS ,  KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  RUDERER ERWIN ,  TEWS HELMUT ,  GLASOW ALEXANDER VON

IPC: H01L27/08 ,  H01L21/822

Abstract: Semiconductor devices and methods of manufacture thereof are disclosed. In one embodiment, a capacitor plate includes a plurality of first parallel conductive members, and a plurality of second parallel conductive members disposed over the plurality of first parallel conductive members. A first base member is coupled to an end of the plurality of first parallel conductive members, and a second base member is coupled to an end of the plurality of second parallel conductive members. A connecting member is disposed between the plurality of first parallel conductive members and the plurality of second parallel conductive members, wherein the connecting member includes at least one elongated via.

公开(公告)号：DE102004005697B4

公开(公告)日：2007-03-29

申请号：DE102004005697

申请日：2004-02-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： COWLEY ANDY ,  STETTER MICHAEL ,  KALTALIOGLU ERDEM

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

Abstract: A conductive line is formed in a first insulating layer. A second insulating layer is formed over the conductive line and the first insulating layer. A via extends through the second insulating layer to contact at least the top surface of the conductive line. The via also extends through the first insulating layer to contact at least a top portion of at least one sidewall of the conductive line. The conductive line sidewall may include an outwardly extending hook region, so that a portion of the via is disposed beneath the conductive line hook region, forming a locking region within the via proximate the conductive line hook region.