公开(公告)号：KR1020090116391A

公开(公告)日：2009-11-11

申请号：KR1020080042296

申请日：2008-05-07

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김윤재 ,  박민준

IPC: H01L21/66 ,  H01L21/3065

Abstract: PURPOSE: A plasma inspecting method and a device for performing the same are provided to measure floating potential in a plasma generating space in real time by inspecting the plasma with the wide band. CONSTITUTION: The floating potential is measured in the plasma generating space in real time(S10). An amplitude peak is obtained in the measured floating potential data in real time(S12). A Fourier transform value is extracted according to a frequency by Fourier-transforming the measured floating potential. Each peak value of the Fourier transform value is obtained(S14). It is determined whether each peak value is out of the set reference range(S16). The plasma state variation is inspected through the set reference range(S18).

Abstract translation: 目的：提供等离子体检查方法和用于执行等离子体检测方法的装置，以通过检查宽带的等离子体来实时测量等离子体产生空间中的浮动电位。 构成：实时地在等离子体产生空间中测量浮动电位（S10）。 在测量的浮动电位数据中实时获得幅度峰值（S12）。 通过傅里叶变换测量的浮动电位，根据频率提取傅立叶变换值。 获得傅里叶变换值的每个峰值（S14）。 确定每个峰值是否在设定的参考范围之外（S16）。 通过设定的参考范围检查等离子体状态变化（S18）。

公开(公告)号：KR1020080113962A

公开(公告)日：2008-12-31

申请号：KR1020070063042

申请日：2007-06-26

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김윤재 ,  김용진

IPC: H05H1/36 ,  H05H1/24 ,  H05H1/30

CPC classification number: H05H1/46 ,  H01J37/32082 ,  H01J37/32183

Abstract: A pulse plasma matching system capable of preventing processing defect and method thereof are provided to perform an impedance matching of plasma by shifting a phase of an impedance matching correction pulse in order to be synchronized to a high frequency power pulse. A pulse plasma matching system capable of preventing processing defect comprises a high frequency power source(114), a phase shifter, a high frequency matching box, a network analyzer, and a controller. The high frequency power source generates a high frequency power. The phase shifter shifts a phase of a predetermined impedance matching correction pulse in order to be synchronized to a high frequency power pulse. The high frequency matching box supplies RF(Radio Frequency) power pulse to a processing chamber by matching plasma impedance using the high frequency power generated from the high frequency power source. The network analyzer measures impedance about the plasma generated from the processing chamber. The controller outputs the impedance matching correction pulse to the phase shifter.

Abstract translation: 提供能够防止处理缺陷的脉冲等离子体匹配系统及其方法，以通过移动阻抗匹配校正脉冲的相位来执行等离子体的阻抗匹配，以便与高频功率脉冲同步。 能够防止处理缺陷的脉冲等离子体匹配系统包括高频电源（114），移相器，高频匹配盒，网络分析器和控制器。 高频电源产生高频功率。 移相器移位预定阻抗匹配校正脉冲的相位，以便与高频功率脉冲同步。 高频匹配盒通过使用从高频电源产生的高频功率匹配等离子体阻抗，向处理室提供RF（射频）功率脉冲。 网络分析仪测量从处理室产生的等离子体的阻抗。 控制器将阻抗匹配校正脉冲输出到移相器。

公开(公告)号：KR1020080092614A

公开(公告)日：2008-10-16

申请号：KR1020070036146

申请日：2007-04-12

Applicant: 삼성전자주식회사

Inventor： 홍현실 ,  강창진 ,  조남면 ,  차지훈 ,  배근희

IPC: H01L21/28 ,  H01L21/283

CPC classification number: H01L21/76877 ,  H01L21/02123 ,  H01L21/31111 ,  H01L21/76837 ,  H01L21/823475

Abstract: A method for manufacturing a semiconductor device is provided to simplify a manufacturing process for a contact plug of the semiconductor device and to reduce a manufacture cost by employing silicon carbide or silicon carbide oxide as a sacrificial dielectric. Lower structures(116) are formed on a semiconductor substrate(110). A sacrificial dielectric(126) is formed on the semiconductor substrate where the lower structures are formed. The sacrificial dielectric is patterned to form a contact hole that exposes a predetermined region of the semiconductor substrate. A contact plug(130) is formed to gap-fill the contact hole. The sacrificial dielectric is a compound including silicon and carbon. When the contact hole is formed, a mask pattern having an opening is formed in the sacrificial dielectric. The opening defines the contact hole. The sacrificial dielectric is patterned by using the mask pattern as an etch mask to form the contact hole. The mask pattern is selectively removed. The opening is formed in the sacrificial dielectric between the lower structures.

Abstract translation: 提供一种制造半导体器件的方法，以简化半导体器件的接触插塞的制造工艺，并且通过使用碳化硅或碳化硅作为牺牲电介质来降低制造成本。 下部结构（116）形成在半导体衬底（110）上。 牺牲电介质（126）形成在形成下部结构的半导体衬底上。 图案化牺牲电介质以形成暴露半导体衬底的预定区域的接触孔。 形成接触塞（130）以间隙填充接触孔。 牺牲电介质是包括硅和碳的化合物。 当形成接触孔时，在牺牲电介质中形成具有开口的掩模图案。 开口限定接触孔。 通过使用掩模图案作为蚀刻掩模来形成牺牲电介质以形成接触孔。 选择性地去除掩模图案。 开口形成在下部结构之间的牺牲电介质中。

公开(公告)号：KR1020060081561A

公开(公告)日：2006-07-13

申请号：KR1020050002051

申请日：2005-01-10

Applicant: 삼성전자주식회사

Inventor： 윤세라 ,  홍창기 ,  이재동 ,  구주선 ,  배근희 ,  박정헌 ,  정명호 ,  박준상 ,  김영옥

IPC: H01L21/28

CPC classification number: H01L21/76897

Abstract: 반도체 기판상의 자기정렬 콘택 형성 예정 영역에 보호막 패턴을 형성하고, 자기정렬 콘택 플러그를 형성하지 않는 나머지 영역에만 층간절연막을 형성함으로써 콘택 플러그 형성 예정 영역에서의 층간절연막 에칭 공정이 생략된 반도체 소자의 자기정렬 콘택 플러그 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법에서는 콘택 플러그 형성 예정 영역인 제1 영역과 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 포함하는 반도체 기판을 준비한다. 상기 반도체 기판상에 에칭 장벽층에 의하여 그 상면 및 측벽이 덮인 제1 도전층을 형성한다. 상기 반도체 기판상의 상기 제1 영역 위에만 상기 에칭 장벽층 및 상기 반도체 기판의 표면을 덮는 보호막 패턴을 형성한다. 상기 반도체 기판의 제2 영역 위에만 선택적으로 평탄화된 층간절연막을 형성한다. 상기 보호막 패턴을 제거하여 상기 제1 영역에서 상기 제1 도전층 및 에칭 장벽층 사이로 반도체 기판의 표면을 노출시킨다. 상기 제1 영역에서 노출된 반도체 기판의 표면 위에 상기 제1 도전층 및 에칭 장벽층에 의하여 자기정렬되는 콘택 플러그를 형성한다.
자기정렬 콘택, 희생막, PAE, CMP

公开(公告)号：KR1020050121429A

公开(公告)日：2005-12-27

申请号：KR1020040046555

申请日：2004-06-22

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  지경구 ,  강창진 ,  이철규

IPC: H01L21/027

CPC classification number: H01L21/0331 ,  H01L21/0332 ,  H01L21/76897 ,  H01L21/0337

Abstract: 실리콘저매늄 희생층을 사용하여 반도체 소자의 미세 패턴을 형성하는 방법 및 이를 이용한 자기정렬 콘택을 형성하는 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 자기정렬 콘택 형성방법은 기판 상에 도전성 물질막, 하드 마스크막 및 측벽 스페이서를 포함하는 도전 라인 구조물을 형성하고, 기판의 전면에 적어도 도전 라인 구조물의 높이와 같거나 그 이상의 높이로 실리콘 저매늄(Si
1-X Ge
X ) 희생층을 형성한다. 그리고, 희생층 상에 콘택 홀을 한정하는 포토레지스트 패턴을 형성한 다음, 희생층을 건식 식각함으로써 기판을 노출시키는 콘택 홀을 형성한다. 그리고, 폴리 실리콘을 사용하여 콘택 홀을 매립하는 다수의 콘택을 형성한 다음에 잔류하는 희생층을 습식 식각한 다음, 그 영역에 실리콘 산화물을 채워서 제1 층간 절연층을 형성한다.

公开(公告)号：KR1020050120926A

公开(公告)日：2005-12-26

申请号：KR1020040046044

申请日：2004-06-21

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  강창진 ,  지경구

IPC: H01L21/283 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/28

CPC classification number: H01L21/823475 ,  H01L21/28525 ,  H01L21/32133 ,  H01L21/76877 ,  H01L21/823468

Abstract: 이중 셀 패드를 갖는 메모리 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 메모리 소자는 반도체 기판에 게이트 캡핑막을 구비한 복수의 평행한 게이트 전극들, 각 게이트 전극 및 게이트 캡핑막 측벽의 게이트 스페이서, 각 두 게이트 전극들 사이의 소정 영역 내의 게이트 스페이서들 측벽에 형성된 한 쌍의 제 1 셀 패드들과 상기 제 1 셀 패드들 사이에 구비되는 제 2 셀 패드를 포함하는 셀 패드 및 상기 셀 패드들을 절연시키는 층간 절연막을 포함한다. 본 발명에 따른 이중 셀 패드를 갖는 메모리 소자의 제조 방법은 셀 패드 형성을 위한 식각 단계 후, 제 1 셀 패드 스트링거를 제거하기 위한 습식각을 포함한다.

公开(公告)号：KR1020050004380A

公开(公告)日：2005-01-12

申请号：KR1020030044543

申请日：2003-07-02

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  강창진 ,  지경구 ,  김명철

IPC: H01L21/3065

CPC classification number: G03F7/40 ,  H01L21/0276 ,  H01L21/31144

Abstract: PURPOSE: An etching method including a plasma pre-treatment for generating a carbon contained fluorine-free-polymer on a photoresist pattern is provided to improve the endurance of the photoresist pattern by performing the pre-treatment using carbon monoxide plasma. CONSTITUTION: A photoresist pattern induction process is performed to provide a photoresist pattern(110). A plasma process for the photoresist pattern is performed by using plasma providing a carbon radical(120). An etching target layer is selectively etched by using the photoresist pattern as an etch mask(130). In the plasma process, the plasma is excited from carbon monoxide. In addition, the plasma is excited from carbon dioxide.

Abstract translation: 目的：提供一种蚀刻方法，其包括在光致抗蚀剂图案上产生含有氟的聚合物的碳的等离子体预处理，以通过使用一氧化碳等离子体的预处理来提高光致抗蚀剂图案的耐久性。 构成：执行光致抗蚀剂图案感应处理以提供光致抗蚀剂图案（110）。 通过使用提供碳自由基的等离子体（120）来进行光致抗蚀剂图案的等离子体处理。 通过使用光致抗蚀剂图案作为蚀刻掩模（130）来选择性地蚀刻蚀刻目标层。 在等离子体工艺中，等离子体被一氧化碳激发。 此外，等离子体被二氧化碳激发。

公开(公告)号：KR102222909B1

公开(公告)日：2021-03-04

申请号：KR1020130120791

申请日：2013-10-10

Applicant: 삼성전자주식회사

Inventor： 김동찬 ,  민경진 ,  박민준 ,  박승훈 ,  배근희 ,  장기수

IPC: H01L21/027

Abstract: 본발명은반도체소자의제조방법을제공한다. 그의방법은, 기판상에제 1 패턴과제 2 패턴을형성하는단계와, 상기제 1 패턴상에제 1 하드마스크층과제 2 하드마스크층을형성하는단계와, 상기제 1 하드마스크층과상기제 2 하드마스크층 상에의해노출되는상기제 2 패턴의제 1 처리공정을수행하는단계와, 상기제 2 하드마스크층과상기제 1 하드마스크층을순차적으로제거하는단계를포함한다. 여기서, 상기제 2 하드마스크층은상기제 2 패턴에대해 100:1 내지 10000:1의식각선택비로제거될수 있다.

公开(公告)号：KR1020160142198A

公开(公告)日：2016-12-12

申请号：KR1020150078246

申请日：2015-06-02

Applicant: 삼성전자주식회사

Inventor： 배근희 ,  김명철 ,  이관흠 ,  김도형 ,  강동훈 ,  이진욱 ,  하승모

IPC: H01L29/78

CPC classification number: H01L27/1104 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823425 ,  H01L21/823431 ,  H01L27/0886 ,  H01L27/1116 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/7848

Abstract: 스트레서를가지는반도체장치는채널영역과소스/드레인영역을포함하는핀 활성영역패턴, 상기핀 활성영역패턴을둘러싸는소자분리막, 상기채널영역상의게이트패턴및 상기소스/드레인영역상의스트레서를포함하고, 상기소자분리막의상면은상기채널영역의상면보다낮고, 상기소스/드레인영역의상면보다높다.

Abstract translation: 半导体器件包括衬底，衬底上的鳍状有源区域图案，包括上部区域和下部区域的鳍状主动区域图案，围绕鳍状物区域图案的器件隔离层图案，在上部区域上的栅极图案 翅片有源区域图案和在翅片有源区域图案的下部区域上的应力器，其中，器件隔离层图案的顶表面比上部区域的顶表面低，并且高于下部区域的顶表面 。

公开(公告)号：KR1020160122910A

公开(公告)日：2016-10-25

申请号：KR1020150052555

申请日：2015-04-14

Applicant: 삼성전자주식회사

Inventor： 여경환 ,  배근희 ,  하승석 ,  박은실 ,  박선흠 ,  신헌종 ,  차동호

IPC: H01L29/423 ,  H01L29/66

CPC classification number: H01L27/088 ,  H01L21/823481 ,  H01L27/0886 ,  H01L27/1104 ,  H01L29/0653 ,  H01L29/7848

Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자에관한것으로, 보다구체적으로그의상부에활성패턴을갖는기판; 및상기활성패턴을가로지르며, 상기활성패턴을제1 영역및 제2 영역으로양분하는분리구조체를포함할수 있다. 이때, 상기분리구조체는, 상기제1 및제2 영역들사이에정의된리세스영역을채우는제1 절연패턴을포함하고, 상기제1 절연패턴은오목한(concave) 상면을가질수 있다.

Abstract translation: 本发明涉及一种包括一个场效应晶体管的半导体器件，具有在更详细地在其上活跃的一个图案的基板; 以及跨越有源图案并将有源图案分成第一区域和第二区域的隔离结构。 此时，分离结构中，第一mitje第一绝缘包括图案，所述第一绝缘图案以填充第二区域可以具有凹部（凹的）顶面之间限定的凹进区域。