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    Thin-box metal backgate extremely thin SOI device
    21.
    发明专利
    Thin-box metal backgate extremely thin SOI device 未知

    公开(公告)号：GB2488961B

    公开(公告)日：2012-12-19

    申请号：GB201213197

    申请日：2011-03-08

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

    IPC: H01L29/786 ,  H01L21/762 ,  H01L29/66

    Abstract: SOI structures with silicon layers less than 20 nm thick are used to form ETSOI semiconductor devices. ETSOI devices are manufactured using a thin tungsten backgate encapsulated by thin nitride layers to prevent metal oxidation, the tungsten backgate being characterized by its low resistivity. The structure includes at least one FET having a gate stack formed by a high-K metal gate and a tungsten region superimposed thereon, the footprint of the gate stack utilizing the thin SOI layer as a channel. The SOI structure thus formed controls the Vt variation from the thin SOI thickness and dopants therein. The ETSOI high-K metal backgate fully depleted device in conjunction with the thin BOX provides an excellent short channel control and lowers the drain induced bias and sub-threshold swings. The structure supports the evidence of the stability of the wafer having a tungsten film during thermal processing, during STI and contact formation.

    Asymmetrische Epitaxie und Anwendung derselben
    22.
    发明专利
    Asymmetrische Epitaxie und Anwendung derselben 未知

    公开(公告)号：DE112010004330T5

    公开(公告)日：2012-09-06

    申请号：DE112010004330

    申请日：2010-10-05

    Applicant: IBM

    Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

    IPC: H01L21/336 ,  H01L29/78

    Abstract: Die vorliegende Erfindung stellt ein Verfahren zum Bilden asymmetrischer Feldeffekttransistoren bereit. Das Verfahren umfasst das Bilden einer Gate-Struktur auf einem Halbleitersubstrat, wobei die Gate-Struktur einen Gate-Stapel und Abstandhalter in Nachbarschaft zu Seitenwänden des Gate-Stapels umfasst und eine erste Seite und eine zweite Seite gegenüber der ersten Seite aufweist; das Durchführen einer schrägen Ionenimplantation von der ersten Seite der Gate-Struktur in dem Substrat, wodurch eine Zone mit Ionenimplantation in Nachbarschaft zu der ersten Seite gebildet wird, wobei die Gate-Struktur verhindert, dass die schräge Ionenimplantation das Substrat in Nachbarschaft zu der zweiten Seite der Gate-Struktur erreicht; und das Durchführen eines epitaxialen Anwachsens auf dem Substrat auf der ersten und zweiten Seite der Gate-Struktur. Als Ergebnis ist das epitaxiale Anwachsen auf dem Bereich mit Ionenimplantation viel langsamer als auf einem Bereich, welcher keine Ionenimplantation erfährt. Eine Source-Zone, welche durch das epitaxiale Anwachsen auf der zweiten Seite der Gate-Struktur gebildet wird, weist eine Höhe auf, die größer ist als die einer Drain-Zone, welche durch das epitaxiale Anwachsen auf der ersten Seite der Gate-Struktur gebildet wird. Eine dadurch gebildete Halbleiterstruktur wird ebenfalls bereitgestellt.

    Self-aligned nanotube field effect transistor and method of fabricating same
    24.
    发明专利
    Self-aligned nanotube field effect transistor and method of fabricating same 未知

    公开(公告)号：AU2003224668A8

    公开(公告)日：2003-10-08

    申请号：AU2003224668

    申请日：2003-02-19

    Applicant: IBM

    Inventor： WONG HON-SUM PHILIP ,  COLLINS PHILIP G ,  AVOURIS PHAEDON ,  MARTEL RICHARD ,  APPENZELLER JOERG ,  CHAN KEVIN K

    IPC: H01L51/00 ,  H01L51/05 ,  H01L51/30 ,  H01L29/51 ,  H01L51/20

    Abstract: A carbon-nanotube field transistor semiconductor device, comprising: a vertical carbon-nanotube (508) wrapped in a dielectric material (511); a source formed at a first side of the carbon-nanotube; a drain (515) formed on a second side of the carbon-nanotube; a bilayer nitride complex through which a band strap of each of the source and the drain is formed connecting the carbon-nanotube wrapped in the dielectric material to the source and the drain; and a gate (512) formed substantially over a portion of the carbon-nanotube. Further disclosed are methods for forming the following self-aligned carbon-nanotube field effect transistor: A self-aligned carbon-nanotube field effect transistor semiconductor device comprises a carbon-nanotube deposited on a substrate, a source and a drain formed at a first end and a second end of the carbon-nanotube, respectively, and a gate formed substantially over a portion of the carbon-nanotube, separated from the carbon-nanotube by a dielectric film.

    Einheit mit extrem dünnem SOI mit dünnem BOX und Metallrückgate
    26.
    发明专利
    Einheit mit extrem dünnem SOI mit dünnem BOX und Metallrückgate 未知

    公开(公告)号：DE112011100159T9

    公开(公告)日：2012-12-06

    申请号：DE112011100159

    申请日：2011-03-08

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Silicium-auf-Isolator(SOI)-Strukturen mit Siliciumschichten mit einer Dicke von weniger als 20 nm werden dazu verwendet, Halbleitereinheiten mit extrem dünnem Silicium-auf-Isolator (ETSOI) auszubilden. ETSOI-Einheiten werden unter Verwendung eines dünnen Wolfram-Rückgates 101 gefertigt, das von dünnen Nitridschichten 100, 102 eingekapselt ist, um eine Metalloxidation zu verhindern, wobei das Wolfram-Rückgate 103 durch seinen geringen spezifischenaltet des Weiteren zumindest einen FET, der einen Gate-Stapel 131, 132, 133 aufweist, der durch ein High-k-Metallgate 132 und einen darauf angeordneten Wolframbereich 133 ausgebildet ist, wobei die Grundfläche des Gate-Stapels die dünne SOI-Schicht 100 als Kanal nutzt. Die auf diese Weise ausgebildete SOI-Struktur steuert VT-Schwankungen, die durch die geringe SOI-Dicke und Dotierstoffe darin entstehen. Die vollständig verarmte ETSOI-Einheit mit High-k-Metallrückgate stellt zusammen mit dem dünnen BOX eine ausgezeichnete Kurzkanalsteuerung bereit und senkt die Drain-induzierte Vorspannung und den Subthreshold-Swing erheblich. Die vorliegende Struktur unterstützt den Nachweis der Stabilität des Wafers, der eine Wolframdünnschicht aufweist, während einer thermischen Bearbeitung und insbesondere während einer STI und einer Kontaktausbildung.

    DELTA MONOLAYER DOPANTS EPITAXY FOR EMBEDDED SOURCE/DRAIN SILICIDE
    27.
    发明专利
    DELTA MONOLAYER DOPANTS EPITAXY FOR EMBEDDED SOURCE/DRAIN SILICIDE 未知

    公开(公告)号：SG184824A1

    公开(公告)日：2012-11-29

    申请号：SG2012075586

    申请日：2011-06-10

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  DUBE ABHISHEK ,  HOLT JUDSON R ,  JOHNSON JEFFREY B ,  LI JINGHONG ,  PARK DAE-GYU ,  ZHU ZHENGMAO

    Abstract: Semiconductor structures are disclosed that have embedded stressor elements therein. The disclosed structures include at least one FET gate stack (18) located on an upper surface of a semiconductor substrate (12). The at least one FET gate stack includes source and drain extension regions (28) located within the semiconductor substrate at a footprint of the at least one FET gate stack. A device channel (40) is also present between the source and drain extension regions (28) and beneath the at least one gate stack (18). The structure further includes embedded stressor elements (33) located on opposite sides of the at least one FET gate stack and within the semiconductor substrate. Each of the embedded stressor elements includes, from bottom to top, a first layer of a first epitaxy doped semiconductor material (35) having a lattice constant that is different from a lattice constant of the semiconductor substrate and imparts a strain in the device channel, a second layer of a second epitaxy doped semiconductor material (36) located atop the first layer, and a delta monolayer of dopant located on an upper surface of the second layer. The structure further includes a metal semiconductor alloy contact (45) located directly on an upper surface of the delta monolayer (37).

    Einheit mit extrem dünnem SOI mit dünnem BOX und Metallrückgate
    28.
    发明专利
    Einheit mit extrem dünnem SOI mit dünnem BOX und Metallrückgate 未知

    公开(公告)号：DE112011100159T5

    公开(公告)日：2012-10-04

    申请号：DE112011100159

    申请日：2011-03-08

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Silicium-auf-Isolator(SOI)-Strukturen mit Siliciumschichten mit einer Dicke von weniger als 20 nm werden dazu verwendet, Halbleitereinheiten mit extrem dünnem Silicium-auf-Isolator (ETSOI) auszubilden. ETSOI-Einheiten werden unter Verwendung eines dünnen Wolfram-Rückgates 101 gefertigt, das von dünnen Nitridschichten 100, 102 eingekapselt ist, um eine Metalloxidation zu verhindern, wobei das Wolfram-Rückgate 103 durch seinen geringen spezifischenaltet des Weiteren zumindest einen FET, der einen Gate-Stapel 131, 132, 133 aufweist, der durch ein High-k-Metallgate 132 und einen darauf angeordneten Wolframbereich 133 ausgebildet ist, wobei die Grundfläche des Gate-Stapels die dünne SOI-Schicht 100 als Kanal nutzt. Die auf diese Weise ausgebildete SOI-Struktur steuert VT-Schwankungen, die durch die geringe SOI-Dicke und Dotierstoffe darin entstehen. Die vollständig verarmte ETSOI-Einheit mit High-k-Metallrückgate stellt zusammen mit dem dünnen BOX eine ausgezeichnete Kurzkanalsteuerung bereit und senkt die Draininduzierte Vorspannung und den Subthreshold-Swing erheblich. Die vorliegende Struktur unterstützt den Nachweis der Stabilität des Wafers, der eine Wolframdünnschicht aufweist, während einer thermischen Bearbeitung und insbesondere während einer STI und einer Kontaktausbildung.

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