公开(公告)号：AU2020241262B2

公开(公告)日：2025-01-09

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：ES2965299T3

公开(公告)日：2024-04-12

申请号：ES20719794

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  RAY JOYDEEP ,  PAPPU LAKSHMINARAYANA ,  GARCIA GUADALUPE

IPC: G06F9/30 ,  G06F7/58 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: Métodos y aparatos relacionados con técnicas de controlador de memoria. En un ejemplo, un aparato comprende una memoria caché, una memoria de gran ancho de banda y un procesador acoplado comunicativamente a la memoria caché y a la memoria de gran ancho de banda, el procesador para gestionar la transferencia de datos entre la memoria caché y la memoria de gran ancho de banda para Operaciones de acceso a la memoria dirigidas a la memoria de gran ancho de banda. También se divulgan y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2964969T3

公开(公告)日：2024-04-10

申请号：ES20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: En el presente documento se describen la gestión de memoria de múltiples mosaicos para detectar el acceso entre mosaicos, proporcionar escalamiento de inferencia de múltiples mosaicos con multidifusión de datos mediante operación de copia y proporcionar migración de páginas. En una realización, un procesador de gráficos para una arquitectura de múltiples mosaicos incluye una primera unidad de procesamiento de gráficos (GPU) que tiene una memoria y un controlador de memoria, una segunda unidad de procesamiento de gráficos (GPU) que tiene una memoria y una estructura de GPU cruzada para acoplar comunicativamente la primera y segunda GPU. El controlador de memoria está configurado para determinar si se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU en la configuración de múltiples GPU y para enviar un mensaje para iniciar un mecanismo de transferencia de datos cuando se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：BR112021016138A2

公开(公告)日：2022-01-04

申请号：BR112021016138

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  GARG ASHUTOSH ,  FU FANGWEN ,  CHEN JIASHENG ,  RAY JOYDEEP ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  GEORGE VARGHESE ,  RANGANATHAN VASANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: aparelho, método, processador gráfico de propósito geral e sistema de processamento de dados.trata-se de lógica de software, firmware e hardware que fornece técnicas para realizar aritmética em dados esparsos por meio de uma unidade de processamento sistólica. uma modalidade fornece esparsidade com reconhecimento de dados por meio de fluxos de bits compactados. uma modalidade fornece instruções de produto escalar esparsas em bloco. uma modalidade fornece um adaptador em profundidade para um arranjo sistólico.

公开(公告)号：DE112020001249T5

公开(公告)日：2021-12-23

申请号：DE112020001249

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30

Abstract: Hierin beschriebene Ausführungsformen beinhalten Software, Firmware und Hardwarelogik, die Techniken zum Ausführen von Arithmetik an dünnbesetzten Daten über eine systolische Verarbeitungseinheit bereitstellt. Die hierin beschriebene Ausführungsform stellt Techniken bereit, um Rechenoperationen für mit Nullen gefüllte Matrizen und Submatrizen zu überspringen. Ausführungsformen stellen zusätzlich Techniken bereit, um Datenkomprimierung bis hin zu einer Verarbeitungseinheit aufrechtzuerhalten. Ausführungsformen stellen zusätzlich eine Architektur für eine dünnbesetzte bewusste Logikeinheit bereit.

公开(公告)号：DE102020130078A1

公开(公告)日：2021-05-20

申请号：DE102020130078

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  SURTI PRASOONKUMAR ,  BOYCE JILL ,  MAIYURAN SUBRAMANIAM ,  APODACA MICHAEL ,  LAKE ADAM T ,  HOLLAND JAMES ,  RANGANATHAN VASANTH ,  KOKER ALTUG ,  XU LIDONG ,  KABURLASOS NIKOS

IPC: G06T1/40 ,  G06F15/80

Abstract: Hier beschriebene Ausführungsformen stellen einen Befehl und zugehörige Logik bereit, um einer Verarbeitungsressource, die einen Tensor-Beschleuniger aufweist, zu ermöglichen, optimierte Berechnung von Sparse-Teilmatrixoperationen durchzuführen. Eine Ausführungsform stellt Hardwarelogik bereit, um eine numerische Transformation an Matrixdaten anzuwenden, um die Spärlichkeit der Daten zu erhöhen. Erhöhen der Spärlichkeit kann zu einem höheren Kompressionsverhältnis führen, wenn die Matrixdaten komprimiert werden.

公开(公告)号：DE102020113932A1

公开(公告)日：2020-12-31

申请号：DE102020113932

申请日：2020-05-25

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH ,  TOLL BRET ,  RASH WILLIAM ,  MAIYURAN SUBRAMANIAM ,  CHEN GANG ,  GEORGE VARGHESE

IPC: G06T1/20 ,  G06F15/80

Abstract: Es sind Grafikverarbeitungssysteme und -verfahren beschrieben. Eine Grafikverarbeitungseinrichtung kann Folgendes umfassen: eine oder mehrere Grafikverarbeitungs-Engines, einen Speicher, eine Speicherverwaltungseinheit (MMU) einschließlich einer GPU-Seitentabelle zweiter Ebene und GPU-Schmutzig-Bit-Tracking, und einen Bereitstellungsagenten zum Empfangen einer Anfrage von einem Virtuelle-Maschine-Monitor (VMM) zum Bereitstellen eines Subclusters von Grafikverarbeitungseinrichtungen, wobei das Subcluster mehrere Grafikverarbeitungs-Engines von mehreren Grafikverarbeitungseinrichtungen, die unter Verwendung eines Scale-Up-Fabric verbunden sind, beinhaltet, Bereitstellen des Scale-Up-Fabric zum Routen von Daten innerhalb des Subclusters von Grafikverarbeitungseinrichtungen und Bereitstellen mehrerer Ressourcen auf der Grafikverarbeitungseinrichtung für das Subcluster basierend auf der Anfrage vom VMM.

公开(公告)号：DE102020113400A1

公开(公告)日：2020-12-17

申请号：DE102020113400

申请日：2020-05-18

Applicant: INTEL CORP

Inventor： LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  CHEN WEI-YU ,  TRIFUNOVIC KONRAD ,  PAL SUPRATIM ,  GURRAM CHANDRA S ,  PARRA JORGE E ,  ASHAR PRATIK J ,  BUJEWSKI TOMASZ

IPC: G06F9/38

Abstract: Es wird ein Prozessor zum Erleichtern einer Registerteilung offenbart. Der Prozessor weist Folgendes auf: mehrere Ausführungseinheiten (EUs), die jeweils Folgendes aufweisen: eine Registerdatei für allgemeine Zwecke (GRF) mit mehreren Registern und Registerteilungshardware zur Unterteilung der mehreren Register in einen ersten Registersatz, der dediziert für die Ausführung eines ersten Thread-Satzes vorgesehen ist, und einen zweiten Register-Satz, der für die Ausführung eines zweiten Thread-Satzes geteilt wird.

公开(公告)号：DE102019117545A1

公开(公告)日：2020-01-02

申请号：DE102019117545

申请日：2019-06-28

Applicant: INTEL CORP

Inventor： GURRAM CHANDRA ,  MAIYURAN SUBRAMANIAM ,  CHENG BUQI ,  GARG ASHUTOSH ,  LUEH GUEI-YUAN ,  CHEN WEI-YU

IPC: G06F9/38

Abstract: Die Ausführungsformen richten sich im Allgemeinen auf eine Reduzierung von Registerbankkonflikten für Ausführungseinheiten eines Multithread-Prozessors. Eine Ausführungsform einer Vorrichtung beinhaltet einen Prozessor, der eine oder mehrere Ausführungseinheiten (EUs) beinhaltet, wobei mindestens eine erste Ausführungseinheit (EU) mehrere Threads verarbeiten soll, wobei die erste EU eine Registerdatei beinhaltet, die mehrere Registerbanken beinhaltet, wobei jede Registerbank mehrere Register beinhaltet, sowie einen oder mehrere Lese-Multiplexer zum Lesen von Registern aus der Registerdatei, wobei der Versuch, mehr als ein Register aus einer einzelnen Registerbank der Registerdatei in einem gleichen Taktzyklus zu lesen, einen Registerbankkonflikt erzeugt. Die Register für jeden Thread für die erste EU sind derart über die Registerbanken innerhalb der Registerdatei hinweg verteilt, dass sich ein erstes Register für einen ersten Thread der mehreren Threads und ein folgendes zweites Register für den ersten Thread in unterschiedlichen Registerbanken innerhalb der Registerdatei befinden.

公开(公告)号：RU2656683C1

公开(公告)日：2018-06-06

申请号：RU2016146356

申请日：2015-06-18

Applicant: INTEL CORP

Inventor： BHIRAVABHATLA KALYAN K ,  DOYLE PETER L ,  MAIYURAN SUBRAMANIAM

IPC: G06T17/20

Abstract: Изобретениеотноситсяк Интернет-технологиям. Техническийрезультатнаправленнарасширениеарсеналасредств. Системадляобработкипоменьшеймереодногографическогомногоугольника, содержащаямодульобработкиграфики, выполненныйс возможностьюопределенияколичестваплоскостейотсечения, покоторымподлежитотсечениюмногоугольник, первыйконвейер, предназначенныйтолькодляотсеченияоднойплоскостью, ивторойконвейер, предназначенныйтолькодляотсечениямножествомплоскостей, апервыйконвейервыполненс возможностьюобрабатыватьодновременномножествомногоугольников. 3 н. и 20 з.п. ф-лы, 10 ил.