公开(公告)号：EP2798478A4

公开(公告)日：2016-12-21

申请号：EP11878962

申请日：2011-12-30

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  SAIR SULEYMAN ,  DOSHI KSHITIJ A ,  YOUNT CHARLES R ,  TOLL BRET L

IPC: G06F9/30 ,  G06F9/305 ,  H03M7/46

CPC classification number: G06F9/30018 ,  G06F9/30036 ,  H03M7/46

Abstract: A processor core including a hardware decode unit to decode vector instructions for decompressing a run length encoded (RLE) set of source data elements and an execution unit to execute the decoded instructions. The execution unit generates a first mask by comparing set of source data elements with a set of zeros and then counts the trailing zeros in the mask. A second mask is made based on the count of trailing zeros. The execution unit then copies the set of source data elements to a buffer using the second mask and then reads the number of RLE zeros from the set of source data elements. The buffer is shifted and copied to a result and the set of source data elements is shifted to the right. If more valid data elements are in the set of source data elements this is repeated until all valid data is processed.

公开(公告)号：DE102018002294A1

公开(公告)日：2018-10-04

申请号：DE102018002294

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： WANG REN ,  ZHANG CHUNHUI ,  BIAN QIXIONG J ,  TOLL BRET L ,  BRANDT JASON W

IPC: G06F12/08

Abstract: Ein Verfahren und eine Vorrichtung für effizientes bereichsbasiertes Speicher-Rückschreiben werden hier beschrieben. Eine Ausführungsform einer Vorrichtung beinhaltet einen Systemspeicher, eine Vielzahl von Hardware-Prozessorkernen, von denen jeder einen ersten Cache enthält, eine Decoderschaltung zum Decodieren eines Befehls, die Felder für eine erste Speicheradresse und einen Bereichsindikator aufweist, und eine Ausführungsschaltung zum Ausführen des decodierten Befehls. Zusammen definieren die erste Speicheradresse und der Bereichsindikator einen zusammenhängenden Bereich im Systemspeicher, der eine oder mehrere Cache-Zeilen enthält. Eine Ausführung des decodierten Befehls bewirkt, dass beliebige Instanzen der einen oder mehreren Cache-Zeilen im ersten Cache annulliert werden. Außerdem sind jegliche annullierten Instanzen der einen oder mehreren Cache-Zeilen, die schmutzig sind, im Systemspeicher zu speichern.

公开(公告)号：BR102014006299A2

公开(公告)日：2015-11-03

申请号：BR102014006299

申请日：2014-03-17

Applicant: INTEL CORP

Inventor： PRABHAKARAN ABIRAMI ,  NAVEH ALON ,  HENROID ANDREW D ,  HERDRICH ANDREW J ,  CHOUBAL ASHISH V ,  TOLL BRET L ,  KOUFATY DAVID A ,  SUBBAREDDY DHEERAJ R ,  WEISSMANN ELIERZER ,  GORBATOV EUGENE ,  SRINIVASA GANAPATI M ,  KHANNA GAURAV ,  SHAFI HISHAM ,  SODHI INDER M ,  BRANDT JASON W ,  MISHAELI MICHAEL ,  NAIK MISHALI ,  LENZ ORON ,  NARVAEZ PAOLO ,  BRETT PAUL ,  RAPPOPORT RIMAT ,  FENGER RUSSEL J ,  JAHAGIRDAR SANJEEV S ,  HAHN SCOTT D ,  FICHER STEPHEN A

IPC: G06F9/44 ,  G06F9/455 ,  G06F9/50

Abstract: método para inicializar um sistema heterogêneo e apresentar uma vista simétrica do núcleo. a presente invenção descreve uma arquitetura de processador heterogêneo e um método de inicialização de um processador heterogêneo. um processador de acordo com uma modalidade compreende: um conjunto de núcleos grandes de processador físico; um conjunto de núcleos pequenos de processador físico, tendo capacidade de processamento com desempenho relativamente mais baixo e uso de energia relativamente menor em relação aos núcleos grandes de processador físico; e uma unidade de pacote para habilitar um processador bootstrap. o processador bootstrap inicializa os núcleos do processador físico homogêneo, enquanto o processador heterogêneo apresenta a aparência de um processador homogêneo para uma interface de firmware do sistema

公开(公告)号：DE112013003741T5

公开(公告)日：2015-09-10

申请号：DE112013003741

申请日：2013-06-14

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  TOLL BRET L ,  CORBAL JESUS ,  GIRKAR MILIND B ,  VALENTINE ROBERT ,  OULDAHMED-VALL ELMOUSTAPHA

IPC: G06F9/30 ,  G06F12/02

Abstract: Systeme, Vorrichtungen und Verfahren zum Durchführen einer Datenübertragung in einem Computerprozessor als Antwort auf einen in einen einzigen Vektor gepackten Übertragungsbefehl, der einen Quellenschreibmaskenoperanden, einen Zielvektor-Registeroperanden und einen Opcode umfasst. In manchen Ausführungsformen werden die Daten des Quellenschreibmaskenregisters vor dem Übertragen nullextendiert.

公开(公告)号：DE112013005416T5

公开(公告)日：2015-07-30

申请号：DE112013005416

申请日：2013-06-30

Applicant: INTEL CORP

Inventor： TOLL BRET L ,  GIRKAR MILIND B ,  HUGHES CHRISTOPHER ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J

IPC: G06F9/38 ,  G06F9/30

Abstract: Befehle und eine Logik stellen eine SIMD-Adressenkonflikt-Detektionsfunktionalität bereit. Einige Ausführungsformen umfassen Prozessoren mit einem Register mit einer variablen Anzahl von Datenfeldern, wobei jedes der Datenfelder einen Versatz für ein Datenelement in einem Speicher speichern soll. Ein Zielregister hat entsprechende Datenfelder, wobei jedes dieser Datenfelder eine variable zweite Anzahl von Bits speichern soll, um eine Konfliktmaske mit einem Maskenbit für jeden Versatz zu speichern. Als Antwort auf die Decodierung eines Vektorkonfliktbefehls vergleichen Ausführungseinheiten den Versatz in jedem Datenfeld mit jedem niedrigerwertigen Datenfeld, um zu bestimmen, ob sie einen übereinstimmenden Versatz tragen, und setzen in entsprechenden Konfliktmasken in dem Zielregister jegliche Maskenbits, die einem niedrigerwertigen Datenfeld entsprechen, das einen übereinstimmenden Versatz aufweist. Eine Vektoradressenkonfliktdetektion kann mit Elementen variabler Größe verwendet werden und zum Erzeugen von Konfliktmasken verwendet werden, um Abhängigkeiten in Sammeln-Modifizieren-Verteilen-SIMD-Operationen zu lösen.

公开(公告)号：GB2520860A

公开(公告)日：2015-06-03

申请号：GB201501047

申请日：2013-06-14

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CORBAL JESUS ,  GIRKAR MILIND B ,  OULD-AHMED-VALL ELMOUSTAPHA ,  TOLL BRET L ,  VALENTINE ROBERT

IPC: G06F9/30

Abstract: Systems, apparatuses, and methods of performing in a computer processor broadcasting data in response to a single vector packed broadcasting instruction that includes a source writemask register operand, a destination vector register operand, and an opcode. In some embodiments, the data of the source writemask register is zero extended prior to broadcasting.

公开(公告)号：DE102010051476B4

公开(公告)日：2015-05-13

申请号：DE102010051476

申请日：2010-11-15

Applicant: INTEL CORP

Inventor： GOPAL VINODH ,  GUILFORD JAMES D ,  WOLRICH GILBERT M ,  FEGHALI WAJDI K ,  OZTURK ERDINC ,  DIXON MARTIN G ,  MIRKES SEAN P ,  TOLL BRET L ,  LOKTYUKHIN MAXIM ,  DAVIS MARK C ,  FARCY ALEXANDRE

IPC: G06F9/302 ,  G06F7/499 ,  G06F7/50

Abstract: Verfahren (100), umfassend: Empfangen (102) eines Addierbefehls, wobei der Addierbefehl einen ersten Quelloperanden, einen zweiten Quelloperanden und einen dritten Quelloperanden anzeigt; und Speichern (104) einer Summe, die unter Verwendung des ersten, zweiten und dritten Quelloperanden als ein Resultat des Addierbefehls berechnet wurde, wobei die Summe teilweise in einem Zieloperanden angezeigt durch den Addierbefehl und teilweise in einer Mehrzahl von Flags gespeichert wird, wobei teilweises Speichern (104) der Summe in der Mehrzahl von Flags das Speichern der Summe teilweise in einem Carry-Flag und teilweise in einem zweiten Flag umfasst, wobei das zweite Flag ein im Zweck neu bestimmtes architektonisches Flag umfasst, das in einer Befehlssatz-Architektur vor einer Einfügung des Addier-Befehls in die Befehlssatz-Architektur existierte, und wobei der Addier-Befehl das im Zweck neu bestimmte Architektur-Flag in einer anderen Weise verwendet als eine Mehrzahl anderer Befehle in der Befehlssatz-Architektur das im Zweck neu bestimmte Architektur-Flag verwenden.

公开(公告)号：GB2514882A

公开(公告)日：2014-12-10

申请号：GB201404410

申请日：2014-03-13

Applicant: INTEL CORP

Inventor： RASH WILLIAM C ,  TOLL BRET L ,  HAHN SCOTT D ,  HINTON GLENN

IPC: G06F9/30

Abstract: A processor of an aspect includes decode logic (105) to receive a first instruction and to determine that the first instruction is to be emulated. The processor also includes emulation mode aware post-decode instruction processor logic (107) coupled with the decode logic. The emulation mode aware post-decode instruction processor logic is to process one or more control signals decoded from an instruction. The instruction is one of a set of one or more instructions used to emulate the first instruction. The one or more control signals are to be processed differently by the emulation mode aware post-decode instruction processor logic when in an emulation mode than when not in the emulation mode. Exceptions may be handled differently or different resources (processor, memory, security logic, random number generator logic, encryption logic) may be accessed. Other apparatus are also disclosed as well as methods and systems. The processor might not use microcode.

公开(公告)号：DE102014003659A1

公开(公告)日：2014-09-18

申请号：DE102014003659

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CORBAL JESUS ,  GIRKAR MILIND B ,  OULD-AHMED-VALL ELMOUSTAPHA ,  TOLL BRET L ,  VALENTINE ROBERT

IPC: G06F9/38

Abstract: Die Ausführung eines KZBTZ ermittelt eine folgende niedrigstwertige Nullbitposition in einer ersten Eingabemaske und setzt eine Ausgabemaske so, dass sie die Werte der ersten Eingabemaske aufweist, aber mit allen Bitpositionen näher zur höchstwertigen Bitposition als die folgende niedrigstwertige Nullbitposition in einer ersten Eingabemaske, die auf null gesetzt ist. In einigen Ausführungsformen wird eine zweite Eingabemaske als Schreibmaske verwendet, derart dass Bitpositionen der ersten Eingabemaske bei der Berechnung der folgenden niedrigstwertigen Nullbitposition nicht berücksichtigt werden, die von einer entsprechenden Bitposition in der zweiten Eingabemaske abhängt.

公开(公告)号：DE102013021221A1

公开(公告)日：2014-07-03

申请号：DE102013021221

申请日：2013-12-17

Applicant: INTEL CORP

Inventor： ULIEL TAL ,  OULD-AHMED-VALL ELMOUSTAPHA ,  TOLL BRET L

IPC: G06F9/38

Abstract: Befehle und Logik stellen eine Vektorisierung von bedingten Schleifen bereit. Ein Vektorerweiterungsbefehl weist einen Parameter zur Bestimmung eines Quellenvektors, einen Parameter zur Bestimmung eines Bedingungsmaskenregisters und einen Destinationsparameter zur Bestimmung eines Destinationsvektors zum Halten von n fortlaufenden Vektorelementen auf, wobei jedes der Vielzahl von n fortlaufenden Vektorelementen eine gleiche variable Unterteilungsgröße von m Bytes aufweist. Als Reaktion auf den Prozessorbefehl werden Daten von fortlaufenden Vektorelementen in dem Quellenvektor kopiert und in unmaskierte Vektorelemente des bestimmten Destinationsvektors erweitert, ohne dass Daten in maskierte Vektorelemente des Destinationsvektors kopiert werden, wobei sich n als Reaktion auf den ausgeführten Prozessorbefehl verändert. Der Quellenvektor kann ein Register sein, und der Destinationsvektor kann sich im Speicher befinden. Einige Ausführungsformen speichern Zählwerte der Bedingungsentscheidungen. Alternative Ausführungsformen können andere Daten speichern, zum Beispiel etwa Zieladressen oder den Tabellenversatz oder Indikatoren von Verarbeitungsanweisungen usw.