公开(公告)号：WO2005079182A3

公开(公告)日：2006-04-06

申请号：PCT/US2004001721

申请日：2004-01-22

Applicant: IBM ,  BEINTNER JOCHEN ,  CHIDAMBARRAO DURESETI ,  DIVKARUNI RAMACHANDRA

Inventor： BEINTNER JOCHEN ,  CHIDAMBARRAO DURESETI ,  DIVKARUNI RAMACHANDRA

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L29/78642 ,  H01L21/2257 ,  H01L29/66787

Abstract: A new class of high-density, vertical Fin-FET devices that exhibit low contact resistance is described. These vertical Fin-FET devices have vertical silicon "fins" (12A) that act as the transistor body. Doped source and drain regions (26A, 28A) are formed at the bottoms and tops, respectively, of the fins (12A). Gates (24A, 24B) are formed along sidewalls of the fins. Current flows vertically through the fins (12A) between the source and drain regions (26A, 28A) when an appropriate bias is applied to the gates (24A, 24B). An integrated process for forming pFET, nFET, multi-fin, single-fin, multi-gate and double-gate vertical Fin-FETs simultaneously is described.

Abstract translation: 描述了一种新型的具有低接触电阻的高密度垂直Fin-FET器件。 这些垂直Fin-FET器件具有用作晶体管体的垂直硅“鳍”（12A）。 掺杂的源极和漏极区域（26A，28A）分别形成在鳍片（12A）的底部和顶部。 盖板（24A，24B）沿翅片的侧壁形成。 当适当的偏压被施加到栅极（24A，24B）时，电流垂直地流过源极和漏极区域（26A，28A）之间的鳍片（12A）。 描述了同时形成pFET，nFET，多鳍，单鳍，多栅极和双栅极垂直鳍FET的集成工艺。

公开(公告)号：WO2005050701A8

公开(公告)日：2005-11-03

申请号：PCT/US2004037434

申请日：2004-11-09

Applicant: IBM ,  DORIS BRUCE B ,  BELYANSKY MICHAEL P ,  BOYD DIANE C ,  CHIDAMBARRAO DURESETI ,  GLUSCHENKOV OLEG

Inventor： DORIS BRUCE B ,  BELYANSKY MICHAEL P ,  BOYD DIANE C ,  CHIDAMBARRAO DURESETI ,  GLUSCHENKOV OLEG

IPC: H01L21/8238 ,  H01L31/119 ,  H01L21/302 ,  H01L21/336 ,  H01L21/461 ,  H01L31/113

CPC classification number: H01L29/7845 ,  H01L21/26513 ,  H01L21/28035 ,  H01L21/28167 ,  H01L21/28247 ,  H01L21/324 ,  H01L21/823807 ,  H01L21/823842 ,  H01L29/1083 ,  H01L29/4925 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659

Abstract: A method of fabricating a semiconductor device structure, includes: providing a substrate (1), providing an electrode (6) on the substrate (1), forming a recess (12) in the electrode (6), the recess having an opening, disposing a small grain semiconductor material (17) within the recess, covering the opening to contain the small grain semiconductor material, within the recess, and then annealing the resultant structure.

Abstract translation: 一种制造半导体器件结构的方法，包括：提供衬底（1），在所述衬底（1）上提供电极（6），在所述电极（6）中形成凹部（12），所述凹部具有开口， 在凹部内设置小晶粒半导体材料（17），在凹部内覆盖开口以容纳小晶粒半导体材料，然后对所得结构进行退火。

公开(公告)号：WO2005043591A8

公开(公告)日：2005-11-03

申请号：PCT/US2004034562

申请日：2004-10-19

Applicant: IBM ,  CHIDAMBARRAO DURESETI ,  DOKUMACI OMER ,  CHEN HUAJIE

Inventor： CHIDAMBARRAO DURESETI ,  DOKUMACI OMER ,  CHEN HUAJIE

IPC: H01L20060101 ,  H01L21/336 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/01 ,  H01L27/12 ,  H01L29/10 ,  H01L

CPC classification number: H01L29/7848 ,  H01L21/3081 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/092 ,  H01L29/1054 ,  H01L29/66628 ,  H01L29/66636 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor device and method of manufacturing a semiconductor device. The semiconductor device includes channels for a pFET and an nFET. A SiGe layer is selectively grown in the source and drain regions of the pFET channel and a Si:C layer is selectively grown in source and drain regions of the nFET channel. The SiGe and Si:C layer match a lattice network of the underlying Si layer to create a stress component. In one implementation, this causes a compressive component in the pFET channel and a tensile component in the nFET channel.

Abstract translation: 一种半导体器件和制造半导体器件的方法。 该半导体器件包括用于pFET和nFET的沟道。 SiGe层选择性地生长在pFET沟道的源极和漏极区中，并且Si：C层选择性生长在nFET沟道的源极和漏极区中。 SiGe和Si：C层匹配下面的Si层的晶格网络以产生应力分量。 在一个实施方式中，这导致pFET沟道中的压缩分量和nFET沟道中的拉伸分量。

公开(公告)号：WO2005067677A2

公开(公告)日：2005-07-28

申请号：PCT/US2005000072

申请日：2005-01-04

Applicant: IBM

Inventor： BEDELL STEPHEN W ,  CHAN KEVIN K ,  CHIDAMBARRAO DURESETI ,  CHRISTIANSEN SILKE H ,  CHU JACK O ,  DOMENICUCCI ANTHONY G ,  LEE KAM-LEUNG ,  MOCUTA ANDA C ,  OTT JOHN A ,  OUYANG QIQING C

IPC: H01L21/336 ,  H01L21/84 ,  H01L27/01 ,  H01L27/12 ,  H01L29/786

CPC classification number: H01L29/785 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/66795

Abstract: A strained Fin Field Effect Transistor (FinFET) (and method for forming the same) includes a relaxed first material having a sidewall, and a strained second material formed on the sidewall of the first material. The relaxed first material and the strained second material form a fin of the FinFET.

Abstract translation: 应变Fin场效应晶体管（FinFET）（及其形成方法）包括具有侧壁的松弛的第一材料和形成在第一材料的侧壁上的应变的第二材料。 松弛的第一材料和应变的第二材料形成FinFET的鳍。

公开(公告)号：DE112012000310T5

公开(公告)日：2013-09-26

申请号：DE112012000310

申请日：2012-01-10

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  TEKLEAB DANIEL G ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine nanoröhrenförmige MOSFET-Einheit und ein Verfahren zur Herstellung derselben werden verwendet, um den Leitplan für die Skalierung von Einheiten zu erweitern, während gute Kurzkanaleffekte aufrechterhalten werden und ein konkurrenzfähiger Treiberstrom bereitgestellt wird. Die nanoröhrenförmige MOSFET-Einheit beinhaltet ein konzentrisches röhrenförmiges inneres (61) und äußeres Gate (50), die durch eine röhrenförmig gestaltete, epitaxial aufgewachsene Siliciumschicht voneinander getrennt sind, sowie eine Source (35) beziehungsweise einen Drain (31), die durch Abstandshalter (511, 41) getrennt sind, welche das ringförmige innere und das ringförmige äußere Gate umgeben. Das Verfahren zum Bilden der nanoröhrenförmigen MOSFET-Einheit beinhaltet: Bilden einer zylindrisch geformten Si-Schicht (30) auf einem Substrat; Bilden eines äußeren Gates, das die zylindrische Si-Schicht (30) umgibt und zwischen einem unteren Abstandshalter (41) und einem oberen Abstandshalter (51) angeordnet ist; Aufwachsen einer epitaxialen Siliciumschicht auf dem oberen Abstandshalter angrenzend an einen Teil der zylindrisch geformten Si-Schicht; Ätzen eines inneren Teils des zylindrisch geformten Si, wobei ein hohler Zylinder gebildet wird; Bilden eines inneren Abstandshalters an dem Boden des inneren Zylinders; Bilden eines inneren Gates mittels Füllen eines Teils des hohlen Zylinders; Bilden eines Seitenwandabstandshalters angrenzend an das innere Gate; und Ätzen eines tiefen Grabens für ein Zugreifen auf das äußere Gate und den Drain sowie ein Kontaktieren derselben.

公开(公告)号：AT512465T

公开(公告)日：2011-06-15

申请号：AT04810633

申请日：2004-11-09

Applicant: IBM

Inventor： DORIS BRUCE ,  BELYANSKY MICHAEL ,  BOYD DIANE ,  CHIDAMBARRAO DURESETI ,  GLUSCHENKOV OLEG

IPC: H01L29/49 ,  H01L21/28 ,  H01L21/324 ,  H01L21/336 ,  H01L21/8238

Abstract: A method of fabricating a semiconductor device structure, includes: providing a substrate, providing an electrode on the substrate, forming a recess in the electrode, the recess having an opening, disposing a small grain semiconductor material within the recess, covering the opening to contain the small grain semiconductor material, within the recess, and then annealing the resultant structure.

公开(公告)号：DE60223419D1

公开(公告)日：2007-12-20

申请号：DE60223419

申请日：2002-11-25

Applicant: IBM

Inventor： DORIS BRUCE B ,  CHIDAMBARRAO DURESETI ,  IEONG MEIKEI ,  MANDELMAN JACK A

IPC: H01L21/00 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

公开(公告)号：DE112021006470B4

公开(公告)日：2025-05-15

申请号：DE112021006470

申请日：2021-11-02

Applicant: IBM

Inventor： CHIDAMBARRAO DURESETI ,  WOLPERT DAVID ,  OGINO ATSUSHI ,  GUZOWSKI MATTHEW T ,  OSTRANDER STEVEN PAUL ,  SINHA TUHIN ,  GRAY MICHAEL STEWART

IPC: H01L23/52 ,  G06F30/398 ,  H01L21/768

Abstract: Struktur (102), aufweisend:eine Mehrzahl von Dielektrikumszonen (101a, ..., 101f);eine Nietenzelle (110), aufweisend eine Gruppe von gestapelten Durchkontaktierungen, wobei sich die Nietenzelle (110) durch einen Spannungs-Hotspot (105) der Struktur (102) erstreckt und eine Länge der Nietenzelle (110) durch mindestens eine Dielektrikumszone der Mehrzahl von Dielektrikumszonen (101a, ..., 101f) führt,wobei die Nietenzelle (110) durch eine Grenzfläche zwischen einer ersten Dielektrikumszone und einer zweiten Dielektrikumszone der Mehrzahl von Dielektrikumszonen (101a, ..., 101f) führt und die erste Dielektrikumszone und die zweite Dielektrikumszone unterschiedliche Dielektrizitätskonstanten aufweisen, undwobei die Nietenzelle (110) durch eine Grenzfläche zwischen einer ersten Dielektrikumszone und einer zweiten Dielektrikumszone der Mehrzahl von Dielektrikumszonen führt und die erste Dielektrikumszone und die zweite Dielektrikumszone unterschiedliche Dielektrizitätskonstanten aufweisen .

公开(公告)号：DE112010002324B4

公开(公告)日：2020-08-06

申请号：DE112010002324

申请日：2010-07-13

Applicant: IBM

Inventor： SEKARIC LIDIJA ,  CHIDAMBARRAO DURESETI ,  LIU XIAO HU

IPC: H01L29/775 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/51

Abstract: Halbleiter-Chip, der Folgendes umfasst:- einen ersten n-Kanal-Transistor mit einem ersten, einen Nano-Draht umfassenden Kanal und einem ersten Gate-Elektrodenstapel, der sich in Kontakt mit einer Fläche des ersten Kanals befindet, wobei der erste Kanal eine Länge l1 in einer ersten Kristallrichtung des Halbleiter-Chips und eine Dicke tC1 aufweist; und- einen zweiten p-Kanal-Transistor mit einem zweiten, einen Nano-Draht umfassenden Kanal und einem zweiten Gate-Elektrodenstapel, der sich in Kontakt mit einer Fläche des zweiten Kanals befindet, wobei der zweite Kanal eine Länge l2 in einer zweiten Kristallrichtung des Halbleiter-Chips und eine Dicke tC2 aufweist;- wobei:- der erste Gate-Elektrodenstapel eine Zugkraft auf die Kontaktfläche des ersten Kanals derart ausübt, dass die elektrische Beweglichkeit von Ladungsträgern über die Länge l1 des ersten Kanals hinweg aufgrund der Zugkraft in Abhängigkeit von der ersten Ausrichtung erhöht wird; und- der zweite Gate-Elektrodenstapel eine Druckkraft auf die Kontaktfläche des zweiten Kanals derart ausübt, dass die elektrische Beweglichkeit von Ladungsträgern über die Länge l2 des zweiten Kanals hinweg aufgrund der Druckkraft in Abhängigkeit von der zweiten Ausrichtung erhöht wird.

公开(公告)号：GB2500556A

公开(公告)日：2013-09-25

申请号：GB201313198

申请日：2012-01-10

Applicant: IBM

Inventor： TEKLEAB DANIEL G ,  SLEIGHT JEFFREY W ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/775

Abstract: A nanotubular MOSFET device and a method of fabricating the same are used to extend device scaling roadmap while maintaining good short channel effects and providing competitive drive current. The nanotubular MOSFET device includes a concentric tubular inner (61) and outer gate (50) separated from each other by a tubular shaped epitaxially grown silicon layer, and a source (35) and drain (31) respectively separated by spacers (51, 41) surrounding the tubular inner and outer gates. The method of forming the nanotubular MOSFET device includes: forming on a substrate a cylindrical shaped Si layer (30); forming an outer gate surrounding the cylindrical Si layer (30) and positioned between a bottom spacer (41) and a top spacer (51); growing a silicon epitaxial layer on the top spacer adjacent to a portion of the cylindrical shaped Si layer; etching an inner portion of the cylindrical shaped Si forming a hollow cylinder; forming an inner spacer at the bottom of the inner cylinder; forming an inner gate by filling a portion of the hollow cylinder; forming a sidewall spacer adjacent to the inner gate; and etching a deep trench for accessing and contacting the outer gate and drain.