公开(公告)号：SG11201404823QA

公开(公告)日：2014-09-26

申请号：SG11201404823Q

申请日：2012-11-15

Applicant: IBM

Inventor： BRADBURY JONATHAN DAVID ,  GSCHWIND MICHAEL KARL ,  SLEGEL TIMOTHY ,  SCHWARZ ERIC MARK ,  JACOBI CHRISTIAN

IPC: G06F12/10

Abstract: A Load to Block Boundary instruction is provided that loads a variable number of bytes of data into a register while ensuring that a specified memory boundary is not crossed. The boundary may be specified a number of ways, including, but not limited to, a variable value in the instruction text, a fixed instruction text value encoded in the opcode, or a register based boundary.

公开(公告)号：GB2507758A

公开(公告)日：2014-05-14

申请号：GB201220120

申请日：2012-11-08

Applicant: IBM

Inventor： TAST HANS-WERNER ,  RECKTENWALD MARTIN ,  HABERMANN CHRISTIAN ,  JACOBI CHRISTIAN

IPC: G06F12/08 ,  G06F12/0811 ,  G06F12/0817 ,  G06F12/0846 ,  G06F12/0875 ,  G06F12/0897

Abstract: A cache hierarchy for a data processing system comprises a first level instruction cache 12, a first level data cache 14, a second level instruction cache 22, a second level data cache 24 and a unified third level cache 30. The first level data cache makes requests to read data from both the level two caches. If the data is in the second level instruction cache and the request is for exclusive access, then the second level instruction cache requests exclusive ownership of the cache line from the third level cache and the cache line in the second level instruction cache is promoted to exclusive ownership. If the data is in neither second level cache, then the request is sent to the third level cache. In this case, the data is placed in the second and first level data caches.

公开(公告)号：CA2874179A1

公开(公告)日：2013-12-19

申请号：CA2874179

申请日：2012-11-26

Applicant: IBM

Inventor： GREINER DAN ,  JACOBI CHRISTIAN ,  SLEGEL TIMOTHY

IPC: G06F9/30 ,  G06F9/312

Abstract: A transaction begin instruction begins execution of a transaction and includes a general register save mask having bits, that when set, indicate registers to be saved in the event the transaction is aborted. At the beginning of the transaction, contents of the registers are saved in memory not accessible to the program, and if the transaction is aborted, the saved contents are copied to the registers.

公开(公告)号：CA2874178A1

公开(公告)日：2013-12-19

申请号：CA2874178

申请日：2012-11-26

Applicant: IBM

Inventor： GREINER DAN ,  JACOBI CHRISTIAN ,  SLEGEL TIMOTHY ,  MITRAN MARCEL

IPC: G06F9/30 ,  G06F9/48

Abstract: Program exception conditions cause a transaction to abort and typically result in an interruption in which the operating system obtains control. A program interruption filtering control is provided to selectively present the interrupt. That is, the interrupt from the program exception condition may or may not be presented depending at least on the program interruption filtering control and a transaction class associated with the program exception condition. The program interruption filtering control is provided by a TRANSACTION BEGIN instruction.

公开(公告)号：DE112010004322T5

公开(公告)日：2012-08-23

申请号：DE112010004322

申请日：2010-12-13

Applicant: IBM

Inventor： THOMPTO BRIAN WILLIAM ,  JACOBI CHRISTIAN ,  ALEXANDER GREGORY WILLIAM ,  ALEXANDER KHARY JASON ,  CURRAN BRIAN WILLIAM ,  MITCHELL JAMES RUSSELL ,  HSIEH JONATHAN TING ,  PRASKY BRIAN ROBERT

IPC: G06F9/38

Abstract: Ein Verfahren und ein Informationsverarbeitungssystem verwalten Lade- und Speichervorgangsoperationen, die in abweichender Reihenfolge ausgeführt werden. Es wird mindestens eine der folgenden Anweisungen ausgeführt: eine Ladevorgangsanweisung und eine Speichervorgangsanweisung. Es erfolgt eine Feststellung, dass eine Operand-Speichervorgang-Vergleich-Gefahr aufgetreten ist. Auf der Grundlage der Feststellung wird ein Eintrag in einer Tabelle zur Vorhersage von Operand-Speichervorgang-Vergleich-Gefahren erstellt. Der Eintrag umfasst mindestens eine Anweisungsadresse der Anweisung, die ausgeführt wurde, und ein Gefahrenanzeigeattribut, das der Anweisung zugeordnet ist. Das Gefahrenanzeigeattribut zeigt an, dass die Anweisung auf die Operand-Speichervorgang-Vergleich-Gefahr gestoßen ist. Wenn eine Ladevorgangsanweisung des Gefahrenanzeigeattributes zugeordnet ist, wird die Ladevorgangsanweisung von allen Speichervorgangsanweisungen abhängig, die einem im Wesentlichen gleichen Attribut zugeordnet sind.

公开(公告)号：MX393188B

公开(公告)日：2025-03-24

申请号：MX2021010029

申请日：2021-08-19

Applicant: IBM

Inventor： SOFIA ANTHONY THOMAS ,  MISHRA ASHUTOSH ,  JACOBI CHRISTIAN ,  BHATTACHARJEE DEEPANKAR ,  KURUP GIRISH GOPALA ,  BRADBURY JONATHAN ,  KLEIN MATTHIAS

IPC: H03M7/40 ,  G06F9/38 ,  G06F9/54 ,  H03M7/00

Abstract: Un aspecto incluye una arquitectura de sistema que incluye una unidad de procesamiento, un acelerador, una memoria intermedia de fuente principal, una memoria intermedia diana principal, y un bloque de memoria. La memoria intermedia de fuente principal almacena una primera parte de un símbolo de fuente recibido de una fuente externa. La memoria intermedia diana principal almacena un símbolo de salida recibido del acelerador. El bloque de memoria incluye una memoria intermedia de fuente de sobreflujo que almacena la primera parte del símbolo de fuente recibido de la memoria intermedia de fuente principal. El acelerador recupera la primera parte del símbolo de fuente almacenado en la memoria intermedia de fuente de sobreflujo y una segunda parte del símbolo de fuente almacenado en la memoria intermedia de fuente principal, y convierte la primera y segunda parte del símbolo de fuente conjuntamente en el símbolo de salida. La segunda parte del símbolo de fuente incluye una parte del símbolo de fuente no incluida en la primera parte del símbolo de fuente.

公开(公告)号：MX378545B

公开(公告)日：2025-03-06

申请号：MX2016011905

申请日：2016-09-13

Applicant: IBM

Inventor： BUSABA FADI YUSUF ,  CAIN III HAROLD WADE ,  JACOBI CHRISTIAN ,  GSCHWIND MICHAEL KARL ,  SCHWARZ ERIC MARK ,  SLEGEL TIMOTHY ,  SALAPURA VALENTINA

IPC: G06F12/0815 ,  G06F9/38 ,  G06F9/46

Abstract: Las modalidades se relacionan con la implementación de un protocolo de coherencia. Un aspecto incluye enviar una petición de datos a un procesador remoto y recibir por medio de un procesador una respuesta del procesador remoto. La respuesta tiene un estado de transición de una transacción remota en el procesador remoto. El procesador agrega el estado de transacción de la transacción remota en el procesador remoto en la tabla de seguimiento de interferencia de transacción local.

公开(公告)号：DE112023001803T5

公开(公告)日：2025-03-06

申请号：DE112023001803

申请日：2023-01-17

Applicant: IBM

Inventor： COLLURA ADAM ,  ROMAIN MICHAEL ,  HUOTT WILLIAM ,  OWCZARCZYK PAWEL ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  SHUM CHUNG-LUNG ,  BUYUKTOSUNOGLU ALPER ,  WEBEL TOBIAS ,  CADIGAN JR MICHAEL ,  LOGSDON PAUL ,  CAREY SEAN ,  ANDERSON KARL ,  CICHANOWSKI MARK ,  PAYER STEFAN

IPC: G06F1/28

Abstract: Das hierin beschriebene Verfahren und die hierin beschriebenen Systeme ermöglichen es, unerwünschte Leistungs- oder Spannungsschwankungen in Bereichen einer Halbleitereinheit zu erkennen und abzuschwächen. Das Verfahren umfasst ein Erkennen eines Bereichs eines Prozessorchips wie zum Beispiel einen einzelnen Prozessor, der eine verringerte Leistungsaufnahme und eine daraus resultierende örtliche Spannungsspitze (z.B. eine Spitze, die Vmax übersteigt) aufweist, die das allgemeine Lebensende der Einheit beschleunigen würde. Die beschriebenen Systeme reagieren durch Aktivieren von Schaltungen oder Stromerzeugern, die sich in dem betreffenden Bereich befinden, um mittels eines Schutzstroms zusätzliche Leistung zu entnehmen. Der Schutzstrom setzt die lokalen Spannungsspitzen wieder auf innerhalb eines bestimmten vorgegebenen Bereichs herab. Die daraus resultierende Verringerung der Zeit oberhalb von Vmax beim Prüfen verringert die Anzahl von Einheiten, die aufgrund von Vmax-Überschreitungen aussortiert werden müssen, und erhöht die erwartete Zuverlässigkeit und Lebensdauer der Einheit im Betrieb.

公开(公告)号：AU2020213829B2

公开(公告)日：2022-09-15

申请号：AU2020213829

申请日：2020-01-14

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

IPC: G06F9/30 ,  G06F13/20

Abstract: A data processing system (210) and a method for handling an input/output store instruction (30), comprising a system nest (18) communicatively coupled to at least one input/output bus (22) by an input/output bus controller (20). The data processing system (210) further comprises at least a data processing unit (216) comprising a core (12), a system firmware (10) and an asynchronous core-nest interface (14). The data processing unit (216) is communicatively coupled to the system nest (18) via an aggregation buffer (16). The system nest (18) is configured to asynchronously load from and/or store data to at least one external device (214) which is communicatively coupled to the input/output bus (22). The data processing unit (216) is configured to complete the input/output store instruction (30) before an execution of the input/output store instruction (30) in the system nest (18) is completed. The asynchronous core-nest interface (14) comprises an input/output status array (44) with multiple input/output status buffers (24).

公开(公告)号：ES2893925T3

公开(公告)日：2022-02-10

申请号：ES18700180

申请日：2018-01-03

Applicant: IBM

Inventor： GREINER DAN ,  SLEGEL TIMOTHY ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  PAPROTSKI VOLODYMYR ,  MITRAN MARCEL

IPC: G06F9/30

Abstract: Un producto de programa informático para facilitar el procesamiento en un entorno informático, comprendiendo dicho producto de programa informático: un medio de almacenamiento legible por ordenador que almacena instrucciones y legible por un circuito de procesamiento para: obtener una instrucción de Carga Lógica y Desplazamiento Protegido 'LLSG' para realizar una operación de carga y desplazamiento; y ejecutar la instrucción LLSG, comprendiendo la ejecución: cargar datos desde una ubicación en memoria, estando la ubicación en memoria designada por uno o más campos asociados a la instrucción; desplazar los datos en una cantidad de desplazamiento para obtener un valor desplazado; obtener un resultado intermedio usando el valor desplazado; y reconocer la aparición de un evento de almacenamiento protegido que comprende: usar el resultado intermedio para determinar si la instrucción designa una sección protegida de almacenamiento definida por un límite que indica un intervalo de direcciones que están protegidas, en el que en base a determinar que la instrucción designa la sección protegida de almacenamiento, el resultado intermedio no se carga en un registro especificado usando la instrucción LLSG; en cambio, se inserta en un registro de evento de almacenamiento protegido junto con los datos y la dirección de la instrucción LLSG que causa el evento de almacenamiento protegido.