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公开(公告)号：DE112020000850T5
公开(公告)日：2022-01-20
申请号：DE112020000850
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： KOKER ALTUG , STRIRAMASSARMA LAKSHMINARAYANAN , ANANTARAMAN ARAVINDH , ANDREI VALENTIN , APPU ABHISHEK R , COLEMAN SEAN , GEORGE VARGHESE , K PATTABHIRAMAN , MACPHERSON MIKE , MAIYURAN SUBRAMANIAM , OULD-AHMED-VALL ELMOUSTAPHA , RANGANATHAN VASANTH , RAY JOYDEEP , S JAYAKRISHNA P , SURTI PRASOONKUMAR
IPC: G06F9/38
Abstract: Ausführungsformen sind im Allgemeinen auf Cache-Struktur und -Nutzung ausgerichtet. Eine Ausführungsform einer Einrichtung beinhaltet einen oder mehrere Prozessoren, einschließlich eines Grafikprozessors; einen Speicher zum Speichern von Daten zur Verarbeitung durch den einen oder die mehreren Prozessoren; und einen Cache zum Cachen von Daten aus dem Speicher; wobei die Einrichtung dazu ausgelegt ist, ein dynamisches Overfetching von Cachezeilen für den Cache bereitzustellen, einschließlich Empfangen einer Leseanforderung und Zugreifen auf den Cache für die angeforderten Daten, und bei einem Fehltreffer im Cache, Overfetching von Daten aus dem Speicher oder einem Cache höherer Ebene zusätzlich zum Abrufen der angeforderten Daten, wobei das Overfetching von Daten zumindest teilweise auf einer aktuellen Overfetching-Grenze basiert und dafür sorgt, dass Daten bis zur aktuellen Overfetching-Grenze im Voraus abgerufen werden.
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公开(公告)号：DE112020001256T5
公开(公告)日：2022-01-05
申请号：DE112020001256
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： APPU ABHISHEK R , KOKER ALTUG , ANANTARAMAN ARAVINDH , OULD-AHMED-VALL ELMOUSTAPHA , RAY JOYDEEP , MACPHERSON MIKE , ANDREI VALENTIN , GALOPPO VON BORRIES NICOLAS , GEORGE VARGHESE , MAIYURAN SUBRAMANIAM , RANGANATHAN VASANTH , S JAYAKRISHNA P , K PATTABHIRAMAN , KAMMA SUDHAKAR
IPC: G06F9/30
Abstract: Verfahren und Einrichtungen in Bezug auf Techniken zur Datenkompression. In einem Beispielumfasst eine Vorrichtung einen Prozessor zum Empfangen einer Datenkompressionsanweisung für ein Speichersegment; und als Reaktion auf die Datenkompressionsanweisung, Komprimieren einer Sequenz identischer Speicherwerte als Reaktion auf eine Bestimmung, dass die Sequenz identischer Speicherwerte eine Länge aufweist, die eine Schwelle überschreitet. Andere Ausführungsformen werden auch offenbart und beansprucht.
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公开(公告)号：DE112020000848T5
公开(公告)日：2021-11-18
申请号：DE112020000848
申请日：2020-02-11
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , ANANTARAMAN ARAVINDH , APPU ABHISHEK R , KOKER ALTUG , OULD-AHMED-VALL ELMOUSTAPHA , ANDREI VALENTIN , MAIYURAN SUBRAMANIAM , GALOPPO VON BORRIES NICOLAS , MACPHERSON MIKE , ASHBAUGH BEN , RAMADOSS MURALI , VEMULAPALLI VIKRANTH , SADLER WILLIAM , PEARCE JONATHAN , KIM SUNGYE , GEORGE VARGHESE
IPC: G06F9/50
Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.
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公开(公告)号：ES2865201T3
公开(公告)日：2021-10-15
申请号：ES19182892
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： OULD-AHMED-VALL ELMOUSTAPHA , BAGHSORKHI SARA S , YAO ANBANG , NEALIS KEVIN , CHEN XIAOMING , KOKER ALTUG , APPU ABHISHEK R , WEAST JOHN C , MACPHERSON MIKE B , KIM DUKHWAN , HURD LINDA L , ASHBAUGH BEN J , LAKSHMANAN BARATH , MA LIWEI , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S
Abstract: Un acelerador (446) en un módulo multichip, comprendiendo el acelerador: una pila de memorias que incluye múltiples chips de memoria; y una unidad de procesamiento de gráficos, GPU (410-413), acoplada con la pila de memorias mediante uno o más controladores de memoria, incluyendo la GPU una pluralidad de multiprocesadores (234) con una arquitectura de instrucción única para múltiples hilos, SIMT, los multiprocesadores para ejecutar al menos una única instrucción, la al menos una única instrucción para acelerar un subprograma algebraico lineal asociado con una estructura de aprendizaje automático; la al menos una única instrucción para hacer que al menos una porción de la GPU lleve a cabo una operación de coma flotante en entrada con precisiones diferentes; en donde al menos una porción de la pluralidad de multiprocesadores es para ejecutar un hilo de la al menos una única instrucción, incluyendo la porción de la pluralidad de multiprocesadores una unidad de coma flotante para llevar a cabo, como una operación doble de precisión FP16/FP32 mixta, una primera operación del hilo a una primera precisión y una segunda operación del hilo con una segunda precisión; y en donde la primera operación es una operación con dos o más entradas de coma flotante de 16 bits y la segunda operación es una operación con dos o más entradas de coma flotante de 32 bits.
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公开(公告)号：PL3594813T3
公开(公告)日：2021-06-28
申请号：PL19182892
申请日：2018-03-26
Applicant: INTEL CORP
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Patent Agency Ranking
公开(公告)号：DE102020104651A1
公开(公告)日：2020-09-24
申请号：DE102020104651
申请日：2020-02-21
Applicant: INTEL CORP
Inventor： APPU ABHISHEK , KOKER ALTUG , RAY JOYDEEP , COORAY NIRANJAN , SURTI PRASOONKUMAR , KAMMA SUDHAKAR , RANGANATHAN VASANTH
Abstract: Es wird eine Einrichtung zum Ermöglichen einer Arbeitsspeicherdatenkomprimierung offenbart. Die Einrichtung enthält einen Arbeitsspeicher und weist eine Vielzahl von Bänken, um Hauptdaten und mit den Hauptdaten assoziierte Metadaten zu speichern, und eine Arbeitsspeicherverwaltungseinheit (MMU) auf, die an die Vielzahl von Bänken gekoppelt ist, um eine Hashfunktion durchzuführen, um auf virtuelle Adresspositionen im Arbeitsspeicher zeigende Indizes für die Hauptdaten und Metadaten zu berechnen und die virtuellen Metadaten-Adresspositionen anzupassen, um jede angepasste virtuelle Metadaten-Adressposition in einer Bank zu speichern, die die assoziierten Hauptdaten speichert.
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公开(公告)号：DE112017004246T5
公开(公告)日：2019-05-23
申请号：DE112017004246
申请日：2017-07-26
Applicant: INTEL CORP
Inventor： AKENINE-MOLLER TOMAS G , SURTI PRASOONKUMAR , KOKER ALTUG , PUFFER DAVID , NILSSON JIM K
Abstract: Hierin beschrieben sind mehrere Ausführungsformen, die verbessertes Datencachen in Kombination mit adaptiver und dynamischer Komprimierung bereitstellen, um die Speichereffizienz zu erhöhen und die Übertragungsbandbreite der Daten während der Ein- und Ausgabe aus einer GPU verringern. Die hierin beschriebenen Techniken können die Notwendigkeit des Zugriffs auf Speicher außerhalb des Chips verhindern, was zu verbesserter Leistung und verringerter Energie für die GPU-Operationen führt. Eine Ausführungsform sieht eine Grafikverarbeitungsvorrichtung vor, die eine Shader-Engine; einen oder mehrere Cachespeicher; Cachesteuerlogik zur Steuerung von mindestens einem des einen oder der mehreren Cachespeicher; und eine Codec-Einheit, die mit dem einen oder den mehreren Cachespeichern verbunden ist, umfasst, wobei die Codec-Einheit konfigurierbar ist, nach dem Speichern auf oder der Auslagerung von dem einen oder den mehreren Cachespeichern eine verlustfreie Komprimierung von Oberflächendaten mit reinem Lesezugriff auszuführen.
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公开(公告)号：DE112017003389T5
公开(公告)日：2019-03-14
申请号：DE112017003389
申请日：2017-05-03
Applicant: INTEL CORP
Inventor： KOKER ALTUG
IPC: G06F12/02
Abstract: Eine Ausführungsform sorgt für eine heterogene Rechenvorrichtung, die einen ersten Prozessor umfasst, der mit einem zweiten Prozessor gekoppelt ist, wobei einer oder mehrere vom ersten oder zweiten Prozessor Grafikverarbeitungslogik enthalten; wobei sowohl der erste als auch der zweite Prozessor eine erste Logik enthalten, um die Übersetzung von virtueller in physikalische Speicheradresse durchzuführen; und wobei die erste Logik den Cache-Kohärenzzustand für einen Speicherblock enthält, der mit einer virtuellen Speicheradresse verknüpft ist.
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公开(公告)号：DE102015002366A1
公开(公告)日：2015-10-01
申请号：DE102015002366
申请日：2015-02-25
Applicant: INTEL CORP
Inventor： KOKER ALTUG , NAVALE ADITYA
Abstract: Verfahren und Systeme können das Ausführen mehrerer Arbeitseinheiten durch einen physikalisch verteilten Satz von Rechen-Slices bereitstellen. Außerdem kann durch eine Cache-Fabric die Kohärenz einer oder mehrerer den mehreren Arbeitseinheiten zugeordneter Speicherzeilen über einen Graphikprozessor, einen Systemspeicher und einen oder mehrere Host-Prozessoren aufrechterhalten werden. In einem Beispiel verfolgen mehrere Kreuzschienenknoten die eine oder die mehreren Speicherzeilen, wobei die Kohärenz der einen oder der mehreren Speicherzeilen über mehrere Caches der ersten Ebene (L1-Caches) und über eine physikalisch verteilte Cache-Struktur aufrechterhalten wird. Jeder L1-Cache kann für einen Ausführungsblock eines Rechen-Slice vorgesehen sein und jeder Kreuzschienenknoten kann für ein Rechen-Slice vorgesehen sein.
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公开(公告)号：GB2522355A
公开(公告)日：2015-07-22
申请号：GB201505899
申请日：2013-06-27
Applicant: INTEL CORP
Inventor： KABURLASOS NIKOS , SAMSON ERIC C , KOKER ALTUG
Abstract: According to some embodiments, performance bottlenecks that arise in particular resources within a graphic processor unit may be alleviated by dynamically rebalancing workloads among the resources, with the goal of removing the current performance bottleneck, while at the same time maintaining power dissipation within a currently allocated power budget. In some embodiments this may be achieved by defining a separate clock domain for each of the plurality of graphics processor resources whose performance may then be rebalanced.
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