公开(公告)号：GB2486839B

公开(公告)日：2013-09-04

申请号：GB201204634

申请日：2010-09-08

Applicant: IBM

Inventor： CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  DORIS BRUCE ,  SHAHIDI GHAVAM G

IPC: H01L29/78 ,  H01L21/336

Abstract: A high-performance semiconductor structure and a method of fabricating such a structure are provided. The semiconductor structure includes at least one gate stack, e.g., FET, located on an upper surface of a semiconductor substrate. The structure further includes a first epitaxy semiconductor material that induces a strain upon a channel of the at least one gate stack. The first epitaxy semiconductor material is located at a footprint of the at least one gate stack substantially within a pair of recessed regions in the substrate which are present on opposite sides of the at least one gate stack. A diffused extension region is located within an upper surface of said first epitaxy semiconductor material in each of the recessed regions. The structure further includes a second epitaxy semiconductor material located on an upper surface of the diffused extension region. The second epitaxy semiconductor material has a higher dopant concentration than the first epitaxy semiconductor material.

公开(公告)号：DE102013200549A1

公开(公告)日：2013-08-01

申请号：DE102013200549

申请日：2013-01-16

Applicant: IBM

Inventor： ADAM THOMAS N ,  CHENG KANGGUO ,  HE HONG ,  KHAKIFIROOZ ALI ,  LI JINGHONG ,  REZNICEK ALEXANDER

IPC: H01L21/335 ,  H01L21/205 ,  H01L21/822 ,  H01L21/8238 ,  H01L29/76

Abstract: Es wird eine verbesserte Silicium-Kohlenstoff-Dünnschichtstruktur offenbart. Die Dünnschichtstruktur enthält mehrere Schichten von Silicium-Kohlenstoff und Silicium. Die mehreren Schichten bilden Spannungsdünnschichtstrukturen, die einen erhöhten Austausch-Kohlenstoff-Gehalt aufweisen und zum Induzieren von Spannungen dienen, die die Trägermobilität für bestimmte Typen von Feldeffekttransistoren verbessern.

公开(公告)号：DE112010003252T5

公开(公告)日：2013-01-03

申请号：DE112010003252

申请日：2010-08-04

Applicant: IBM

Inventor： KOTHANDARAMAN CHANDRASEKHARAN ,  CHENG KANGGUO ,  BOOTH JR ROGER A

IPC: H01L23/62 ,  H01L21/82

Abstract: Es wird ein Verfahren zum Bilden der Struktur einer Antisicherung beschrieben, die eine Vielzahl paralleler leitender Rippen umfasst, die auf einem Substrat angeordnet sind, wobei jede der Rippen ein erstes und ein zweites Ende aufweist. Ein zweiter elektrischer Leiter ist mit dem zweiten Ende der Rippen elektrisch verbunden. Ein Isolator bedeckt das erste Ende der Rippen, und ein erster elektrischer Leiter ist auf dem Isolator angeordnet. Der erste elektrische Leiter ist durch den Isolator vom ersten Ende der Rippen elektrisch isoliert. Der Isolator wird mit einer Dicke gebildet, die ausreicht, um beim Anlegen einer vorgegebenen Spannung zwischen dem zweiten elektrischen Leiter und dem ersten elektrischen Leiter durchzubrechen und dadurch über die Rippen eine ständige elektrische Verbindung zwischen dem zweiten elektrischen Leiter und dem ersten elektrischen Leiter zu bilden.

公开(公告)号：DE112010004324T5

公开(公告)日：2012-11-22

申请号：DE112010004324

申请日：2010-10-19

Applicant: IBM

Inventor： HOLMES STEVEN ,  HUE XUEFENG ,  CHENG KANGGUO ,  ZHANG YING ,  DORIS BRUCE

IPC: H01L21/033 ,  H01L21/308 ,  H01L21/336

Abstract: Ein Verfahren zur Herstellung von Merkmalen für eine integrierte Schaltung umfasst das Strukturieren einer Dorn-Schicht um Strukturen mit zwei oder mehr Breiten auf einer Oberfläche eines integrierten Schaltkreises einzuschließen. Freigelegte Seitwände der Strukturen reagieren um eine neue Verbindung in den Seitenwänden integral zu formen, so dass sich die neue Verbindung in die freigelegten Seitenwände in einer kontrollierten Weise erstreckt um rhalb der Säulen werden geätzt, indem die Säulen als Ätzmaske verwendet werden, um Merkmale für einen integrierten Schaltkreis zu bilden.

公开(公告)号：DE602006008984D1

公开(公告)日：2009-10-15

申请号：DE602006008984

申请日：2006-12-05

Applicant: IBM

Inventor： MANDELMAN JACK ALLAN ,  CHENG KANGGUO ,  HSU LOUIS LU-CHEN ,  YANG HAINING

IPC: H01L29/786 ,  H01L21/285 ,  H01L21/8234 ,  H01L29/45 ,  H01L29/78

Abstract: In a first aspect, a first method of manufacturing a finFET is provided. The first method includes the steps of (1) providing a substrate; and (2) forming at least one source/drain diffusion region of the finFET on the substrate. Each source/drain diffusion region includes (a) an interior region of unsilicided silicon; and (b) silicide formed on a top surface and sidewalls of the region of unsilicided silicon. Numerous other aspects are provided.

公开(公告)号：DE112023003313T5

公开(公告)日：2025-05-15

申请号：DE112023003313

申请日：2023-07-31

Applicant: IBM

Inventor： PARK CHANRO ,  FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO

IPC: H10B63/00

Abstract: Es wird ein nicht-flüchtiger Speicher mit einer 3D-Kreuzpunktarchitektur und der doppelten Zellendichte bereitgestellt, bei welchem vertikal gestapelte Wortleitungen in einer Ebene (also parallel) mit dem Substrat verlaufen und Bitleitungen senkrecht zu den vertikal gestapelten Wortleitungen verlaufen. Die vertikal gestapelten Wortleitungen sind in einem strukturierten Dielektrikumsmaterialstapel angeordnet, welcher sich abwechselnde erste Dielektrikumsmaterialschichten und ausgesparte zweite Dielektrikumsmaterialschichten aufweist. Die ersten Dielektrikumsmaterialschichten trennen vertikal jeweilige Wortleitungen innerhalb jedes vertikalen Stapels von Wortleitungen und die ausgesparten zweiten Dielektrikumsmaterialschichten sind seitlich in Nachbarschaft zu den Wortleitungen angeordnet. Zwischen jeder Wortleitungs-Bitleitungs-Kombination ist eine dielektrische Schaltmaterialschicht angeordnet. Einige der Bitleitungen sind in dem Dielektrikumsmaterialstapel angeordnet und einige der Bitleitungen sind in einer Zwischenschichtdielektrikums-Materialschicht angeordnet.

公开(公告)号：DE112022001841B4

公开(公告)日：2025-03-06

申请号：DE112022001841

申请日：2022-03-29

Applicant: IBM

Inventor： CHENG KANGGUO ,  LIU ZUOGUANG ,  LI JUNTAO ,  XIE RUILONG

IPC: H10B63/10 ,  H10N70/20

Abstract: Phasenänderungsspeicher-Zelle, PCM-Zelle, die aufweist: eine erste Elektrode;ein Heizelement, das mit der ersten Elektrode elektrisch verbunden ist, wobei sichein PCM-Material in einem direkten Kontakt mit einem Ende des Heizelements befindet;das PCM-Material, das mit dem Heizelement elektrisch verbunden ist;eine zweite Elektrode, die mit dem PCM-Material elektrisch verbunden ist;einen ersten resistiven Überzug in einem direkten Kontakt mit und elektrisch verbunden miteiner Seitenwand des Heizelements und mit dem PCM-Material; undeinen elektrisch isolierenden Abstandshalter in einem direkten Kontakt mit der Seitenwand des Heizelements und mit einem Teilbereich des ersten resistiven Überzugs derart, dass sich der erste resistive Überzug nur an einem äußeren Ende des ersten resistiven Überzugs, das dem Heizelement gegenüberliegt, in einem direkten Kontakt mit dem PCM-Material befindet.

公开(公告)号：AU2021276898A1

公开(公告)日：2022-11-10

申请号：AU2021276898

申请日：2021-04-30

Applicant: IBM

Inventor： XIE RUILONG ,  RADENS CARL ,  CHENG KANGGUO ,  LI JUNTAO ,  GUO DECHAO ,  LI TAO ,  KANG TSUNG-SHENG

IPC: H01L29/78 ,  H01L21/336

Abstract: Methods and resulting structures for nanosheet devices having asymmetric gate stacks are disclosed. A nanosheet stack (102) is formed over a substrate (104). The nanosheet stack (102) includes alternating semiconductor layers (108) and sacrificial layers (110). A sacrificial liner (202) is formed over the nanosheet stack (102) and a dielectric gate structure (204) is formed over the nanosheet stack (102) and the sacrificial liner (202). A first inner spacer (302) is formed on a sidewall of the sacrificial layers (110). A gate (112) is formed over channel regions of the nanosheet stack (102). The gate (112) includes a conductive bridge that extends over the substrate (104) in a direction orthogonal to the nanosheet stack (102). A second inner spacer (902) is formed on a sidewall of the gate (112). The first inner spacer (302) is formed prior to the gate (112) stack, while the second inner spacer (902) is formed after, and consequently, the gate (112) stack is asymmetrical.

公开(公告)号：AU2020423612A1

公开(公告)日：2022-06-23

申请号：AU2020423612

申请日：2020-12-23

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  FROUGIER JULIEN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/088

Abstract: A semiconductor structure and a method for forming a semiconductor structure having a self-aligned dielectric pillar for reducing trench silicide-to-gate parasitic capacitance are provided. A nanosheet stack (206) is formed over a substrate (204). A dielectric pillar (402) is positioned adjacent to the nanosheet stack (206) and on a shallow trench isolation region (212) of the substrate (204). The nanosheet stack (206) is recessed to expose a surface of the shallow trench isolation region (212) and a source or drain (S/D) region (602) is formed on the exposed surface of the shallow trench isolation region (212). A contact trench (802) is formed that exposes a surface of the S/D region (602) and a surface of the dielectric pillar (402).

公开(公告)号：DE112020004653T5

公开(公告)日：2022-06-15

申请号：DE112020004653

申请日：2020-10-16

Applicant: IBM

Inventor： ZHANG CHEN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/11 ,  H01L21/768 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8244 ,  H01L23/528 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Eine Halbleitereinheit enthält eine Speicherzelle mit gestapelten Transistoren. Die Speicherzelle mit gestapelten Transistoren enthält eine untere Ebene, die eine Mehrzahl von unteren Transistoren enthält, enthaltend wenigstens einen nicht schwebenden Transistor und wenigstens einen schwebenden Transistor. Der wenigstens eine schwebende Transistor weist wenigstens einen Anschluss auf, der elektrisch von anderen Transistoren der Speicherzelle mit gestapelten Transistoren getrennt ist. Die Speicherzelle mit gestapelten Transistoren enthält ferner eine obere Ebene, die wenigstens einen oberen Transistor enthält, und eine Kreuzkopplung, die Epitaktischer-Bereich(Epi)-Verbindungen und Gate-zu-Epi-Verbindungen zwischen der oberen Ebene und der unteren Ebene enthält.