公开(公告)号：ES2922233T3

公开(公告)日：2022-09-12

申请号：ES19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F3/14 ,  G06F9/38 ,  G06F9/46 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00 ,  G09G5/36

Abstract: Una unidad de procesamiento de gráficos tiene un conjunto de controladores de memoria, una memoria de caché y al menos un clúster de cálculo con al menos un multiprocesador de gráficos acoplado al conjunto de controladores de memoria. El al menos un multiprocesador de gráficos incluye una unidad de instrucción, una pluralidad de núcleos de procesamiento y una memoria compartida junto con la pluralidad de los núcleos de procesamiento. La unidad de instrucción está configurada para enviar instrucciones para la ejecución mediante un núcleo de procesamiento. La ejecución de un mecanismo de cálculo de precisión de precisión mixta fusionada es compatible con un mecanismo de cómputo, en el que la operación FMAC comprende una unidad lógica aritmética, ALU, operación de D = A * B + C con A y A y B es elementos de datos enteros de 8 bits, y C es un elemento de datos enteros de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102018110369A1

公开(公告)日：2018-10-31

申请号：DE102018110369

申请日：2018-04-30

Applicant: INTEL CORP

Inventor： LEWIS BRIAN T ,  CHEN FENG ,  JACKSON JEFFREY R ,  GOTTSCHLICH JUSTIN E ,  BARIK RAJKISHORE ,  CHEN XIAOMING ,  SURTI PRASOONKUMAR ,  SUNDARESAN MURALI ,  MACPHERSON MIKE B

IPC: G06F9/50

Abstract: Beschrieben ist ein Mechanismus zur Ermöglichung einer intelligenten Sammlung von Daten und zur intelligenten Verwaltung von autonomen Maschinen. Ein Verfahren von Ausführungsformen, wie hierin beschrieben, beinhaltet das Erkennen eines oder mehrerer Sätze von Daten von einer oder mehreren Quellen über ein oder mehrere Netzwerke, und das Kombinieren einer ersten Berechnung, die lokal an einer lokalen Rechenvorrichtung ausgeführt wird, mit einer zweiten Berechnung, die entfernt an einer entfernten Rechenvorrichtung in Kommunikation mit der lokalen Rechenvorrichtung über das eine oder die mehreren Netzwerke ausgeführt wird, wobei die erste Berechnung wenig Energie verbraucht, wobei die zweite Berechnung viel Energie verbraucht.

公开(公告)号：ES2991916T3

公开(公告)日：2024-12-05

申请号：ES19183024

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06N3/063 ,  G06T1/20

Abstract: Se describe un procesador de gráficos y un método para realizar una operación de multiplicación y acumulación de matrices multidimensionales de precisión mixta. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2925598T3

公开(公告)日：2022-10-18

申请号：ES21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: La presente descripción proporciona un aparato que comprende una interfaz de memoria, una matriz de grupos de procesamiento, cada uno de los cuales incluye una unidad multiprocesador acoplada a la interfaz de memoria, en el que al menos una unidad multiprocesador debe ejecutar una instrucción fusionada de multiplicación y suma en paralelo a través de múltiples subprocesos. La al menos una unidad multiprocesador que comprende un archivo de registro para almacenar datos y una unidad de cómputo acoplada al archivo de registro, donde la unidad de cómputo es para ejecutar una instrucción fusionada de multiplicación y suma en datos de matriz. La unidad de cómputo que comprende lógica de hardware para cuantificar los datos desde una precisión más alta, incluido un formato de punto flotante de 32 bits, a un formato de punto flotante de menor precisión, incluido un formato de punto flotante de 16 bits, que tiene un signo de 1 bit, un formato de punto flotante de 8 bits. exponente de bits y una mantisa, en el que se utilizan menos bits para la mantisa del formato de punto flotante de menor precisión; y una o más unidades lógicas para realizar la operación fusionada de suma y multiplicación sobre los datos en el formato de punto flotante de menor precisión. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3859519T3

公开(公告)日：2022-09-05

申请号：PL21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3637246T3

公开(公告)日：2022-07-04

申请号：PL19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3396533T3

公开(公告)日：2022-06-06

申请号：PL18162635

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  SATISH NADATHUR RAJAGOPALAN ,  BOTTLESON JEREMY ,  AKHBARI FARSHAD ,  KOKER ALTUG ,  SRINIVASA NARAYAN ,  KIM DUKHWAN ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  CHEN FENG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  NEALIS KEVIN ,  CHEN XIAOMING ,  YAO ANBANG

IPC: G06F9/30 ,  G06F9/38

公开(公告)号：ES2865201T3

公开(公告)日：2021-10-15

申请号：ES19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

Abstract: Un acelerador (446) en un módulo multichip, comprendiendo el acelerador: una pila de memorias que incluye múltiples chips de memoria; y una unidad de procesamiento de gráficos, GPU (410-413), acoplada con la pila de memorias mediante uno o más controladores de memoria, incluyendo la GPU una pluralidad de multiprocesadores (234) con una arquitectura de instrucción única para múltiples hilos, SIMT, los multiprocesadores para ejecutar al menos una única instrucción, la al menos una única instrucción para acelerar un subprograma algebraico lineal asociado con una estructura de aprendizaje automático; la al menos una única instrucción para hacer que al menos una porción de la GPU lleve a cabo una operación de coma flotante en entrada con precisiones diferentes; en donde al menos una porción de la pluralidad de multiprocesadores es para ejecutar un hilo de la al menos una única instrucción, incluyendo la porción de la pluralidad de multiprocesadores una unidad de coma flotante para llevar a cabo, como una operación doble de precisión FP16/FP32 mixta, una primera operación del hilo a una primera precisión y una segunda operación del hilo con una segunda precisión; y en donde la primera operación es una operación con dos o más entradas de coma flotante de 16 bits y la segunda operación es una operación con dos o más entradas de coma flotante de 32 bits.

公开(公告)号：PL3594813T3

公开(公告)日：2021-06-28

申请号：PL19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

公开(公告)号：DE102020129251A1

公开(公告)日：2021-05-12

申请号：DE102020129251

申请日：2020-11-06

Applicant: INTEL CORP

Inventor： YAO ANBANG ,  LU MING ,  WANG YIKAI ,  CHEN XIAOMING ,  HUANG JUNJIE ,  LV TAO ,  LUO YUANKE ,  YANG YI ,  CHEN FENG ,  WANG ZHIMING ,  ZHENG ZHIQIAO ,  WANG SHANDONG

IPC: G06T5/00 ,  G06T1/20 ,  G06T1/40

Abstract: Ausführungsformen sind allgemein auf ein adaptives verformbares Kernvorhersagenetzwerk zum Bildentrauschen gerichtet. Eine Ausführungsform eines Verfahrens zum Entrauschen eines Bilds durch ein neuronales Faltungsnetzwerk, das auf einer Rechen-Engine implementiert ist, wobei das Bild eine Mehrzahl von Pixeln aufweist, wobei das Verfahren umfasst: für jedes der Mehrzahl von Pixeln des Bilds, Erzeugen eines Faltungskerns mit einer Mehrzahl von Kernwerten für das Pixel; Erzeugen einer Mehrzahl von Offsets für das Pixel jeweils entsprechend der Mehrzahl von Kernwerten, wobei jeder der Mehrzahl von Offsets eine Abweichung von einer Pixelposition des Pixels angeben soll; Bestimmen einer Mehrzahl von abgewichenen Pixelpositionen basierend auf der Pixelposition des Pixels und der Mehrzahl von Offsets und Filtern des Pixels mit dem Faltungskern und Pixelwerten der Mehrzahl von abgewichenen Pixelpositionen, um ein entrauschtes Pixel zu erhalten.