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公开(公告)号：DE102019132001A1
公开(公告)日：2020-07-02
申请号：DE102019132001
申请日：2019-11-26
Applicant: INTEL CORP
Inventor： JANUS SCOTT , SURTI PRASOONKUMAR , VAIDYANATHAN KARTHIK , SUPIKOV ALEXEY , LIKTOR GABOR , BENTHIN CARSTEN , LAWS PHILIP , DOYLE MICHAEL
Abstract: Vorrichtung und Verfahren für einen hierarchischen Beamtracer. Eine Ausführungsform einer Vorrichtung umfasst zum Beispiel: einen Beam-Erzeuger zum Erzeugen von Beam-Daten, die einem in eine Grafikszene projizierten Beam zugeordnet sind; einen Bounding-Volume-Hierarchie (BVH) -Erzeuger zum Erzeugen von BVH-Daten, die mehrere hierarchisch angeordnete BVH-Knoten umfassen; eine hierarchische Beam-basierte Durchquerungseinheit, um zu bestimmen, ob der Beam einen aktuellen BVH-Knoten kreuzt, und, falls dies der Fall ist, den Beam reaktiv in N Child-Beams zu unterteilen, um ihn gegen den aktuellen BVH-Knoten zu prüfen, und/oder die BVH-Hierarchie weiter nach unten zu durchqueren, um einen neuen BVH-Knoten auszuwählen, wobei die hierarchische Beam-basierte Durchquerungseinheit aufeinanderfolgende kreuzende Child-Beams iterativ unterteilen und/oder fortfahren soll, die BVH-Hierarchie nach unten zu durchqueren, bis ein Blattknoten erreicht wird, mit dem sich mindestens ein endgültiger Child-Beam kreuzen soll; die hierarchische Beam-basierte Durchquerungseinheit mehrere Rays innerhalb des endgültigen Child-Beam erzeugen soll; und Kreuzungs-Hardware-Logik Kreuzungsprüfung für jegliche Rays ausführen soll, die den Blattknoten kreuzen, wobei die Kreuzungsprüfung Kreuzungen zwischen den Rays, die den Blattknoten kreuzen, und Grundelementen, die durch den Blattknoten begrenzt sind, bestimmen soll.
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公开(公告)号：DE102018110369A1
公开(公告)日：2018-10-31
申请号：DE102018110369
申请日：2018-04-30
Applicant: INTEL CORP
Inventor： LEWIS BRIAN T , CHEN FENG , JACKSON JEFFREY R , GOTTSCHLICH JUSTIN E , BARIK RAJKISHORE , CHEN XIAOMING , SURTI PRASOONKUMAR , SUNDARESAN MURALI , MACPHERSON MIKE B
IPC: G06F9/50
Abstract: Beschrieben ist ein Mechanismus zur Ermöglichung einer intelligenten Sammlung von Daten und zur intelligenten Verwaltung von autonomen Maschinen. Ein Verfahren von Ausführungsformen, wie hierin beschrieben, beinhaltet das Erkennen eines oder mehrerer Sätze von Daten von einer oder mehreren Quellen über ein oder mehrere Netzwerke, und das Kombinieren einer ersten Berechnung, die lokal an einer lokalen Rechenvorrichtung ausgeführt wird, mit einer zweiten Berechnung, die entfernt an einer entfernten Rechenvorrichtung in Kommunikation mit der lokalen Rechenvorrichtung über das eine oder die mehreren Netzwerke ausgeführt wird, wobei die erste Berechnung wenig Energie verbraucht, wobei die zweite Berechnung viel Energie verbraucht.
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公开(公告)号：ES2997192T3
公开(公告)日：2025-02-14
申请号：ES19202161
申请日：2019-10-09
Applicant: INTEL CORP
Inventor： JANUS SCOTT , SURTI PRASOONKUMAR , VAIDYANATHAN KARTHIK , BENTHIN CARSTEN , LAWS PHILIP
IPC: G06T15/06
Abstract: Aparato y método para la aceleración del trazado de rayos utilizando una primitiva de cuadrícula. Por ejemplo, una realización de un aparato comprende: un generador de primitivas de cuadrícula para generar una primitiva de cuadrícula que comprende una pluralidad de primitivas interconectadas adyacentes; un generador de máscara de bits para generar una máscara de bits asociada con la primitiva de cuadrícula, comprendiendo la máscara de bits una pluralidad de valores de máscara de bits, estando cada valor de máscara asociado con una primitiva de la primitiva de cuadrícula; un motor de trazado de rayos que comprende una lógica de hardware de recorrido e intersección para realizar operaciones de recorrido e intersección en las que los rayos se recorren a través de una estructura de datos de aceleración jerárquica y se identifican las intersecciones entre los rayos y una o más de las primitivas interconectadas adyacentes, en donde el motor de trazado de rayos debe leer la máscara de bits para determinar un primer conjunto de primitivas a partir de la primitiva de cuadrícula en las que se realizarán las operaciones de recorrido e intersección y un segundo conjunto de primitivas a partir de la primitiva de cuadrícula en las que no se realizarán las operaciones de recorrido e intersección. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：PL3675052T3
公开(公告)日：2025-01-20
申请号：PL19202161
申请日：2019-10-09
Applicant: INTEL CORP
Inventor： JANUS SCOTT , SURTI PRASOONKUMAR , VAIDYANATHAN KARTHIK , BENTHIN CARSTEN , LAWS PHILIP
IPC: G06T15/06
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公开(公告)号：ES2924825T3
公开(公告)日：2022-10-11
申请号：ES18159601
申请日：2018-03-01
Applicant: INTEL CORP
Inventor： KOKER ALTUG , WALD INGO , PUFFER DAVID , MAIYURAN SUBRAMANIAM M , SURTI PRASOONKUMAR , VEMBU BALAJI , LUEH GUEI-YUAN , RAMADOSS MURALI , APPU ABHISHEK R , RAY JOYDEEP
Abstract: Una realización proporciona un procesador paralelo que comprende una matriz de procesamiento dentro del procesador paralelo, la matriz de procesamiento incluye múltiples bloques de cómputo, cada bloque de cómputo incluye múltiples grupos de procesamiento configurados para operación en paralelo, en donde cada uno de los múltiples bloques de cómputo es reemplazable de forma independiente. En una realización, se puede generar una sugerencia de prioridad para el código fuente durante la compilación para permitir que una unidad de cálculo determine un punto eficiente para la prioridad. (Traducción automática con Google Translate, sin valor legal)
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Patent Agency Ranking
公开(公告)号：PL3401874T3
公开(公告)日：2022-09-05
申请号：PL18159601
申请日：2018-03-01
Applicant: INTEL CORP
Inventor： KOKER ALTUG , WALD INGO , PUFFER DAVID , MAIYURAN SUBRAMANIAM M , SURTI PRASOONKUMAR , VEMBU BALAJI , LUEH GUEI-YUAN , RAMADOSS MURALI , APPU ABHISHEK R , RAY JOYDEEP
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公开(公告)号：DE112020000464T5
公开(公告)日：2021-11-25
申请号：DE112020000464
申请日：2020-02-12
Applicant: INTEL CORP
Inventor： SURTI PRASOONKUMAR , HUNTER ARTHUR , SINHA KAMAL , JANUS SCOTT , INSKO BRENT , RANGANATHAN VASANTH , STRIRAMASSARMA LAKSHMINARAYANAN
Abstract: Ausführungsformen betreffen im Allgemeinen das Mehrkachel-Grafikprozessor-Rendering. Eine Ausführungsform einer Einrichtung beinhaltet Folgendes: einen Speicher zur Speicherung von Daten; und einen oder mehrere Prozessoren einschließlich einer Grafikverarbeitungseinheit (GPU) zum Verarbeiten von Daten, wobei die GPU mehrere GPU-Kacheln beinhaltet, wobei die Einrichtung, nachdem geometrische Daten jeder mehrerer Bildschirmkacheln zugewiesen wurden, die geometrischen Daten an die mehreren GPU-Kacheln übertragen soll.
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公开(公告)号：DE102020121814A1
公开(公告)日：2021-04-01
申请号：DE102020121814
申请日：2020-08-20
Applicant: INTEL CORP
Inventor： WOOP SVEN , SURTI PRASOONKUMAR , VAIDYANATHAN KARTHIK , BENTHIN CARSTEN , BARCZAK JOSHUA , MANDAL SAIKAT
Abstract: Eine Vorrichtung und ein Verfahren zum Zusammenführen von Primitiven und zum Koordinieren zwischen Vertex- und Strahltransformationen auf einer gemeinsam genutzten Transformationseinheit. Beispielsweise umfasst eine Ausführungsform eines Grafikprozessors: eine Warteschlange, die mehrere Einträge umfasst; eine Ordnungsschaltungsanordnung/-logik zum Anordnen von Dreiecken von vorne nach hinten innerhalb der Warteschlange; eine Paarungsschaltungsanordnung/-logik zum Identifizieren von Dreiecken in der Warteschlange, die sich eine Kante teilen, und zum Zusammenführen der Dreiecke, die sich eine Kante teilen, um zusammengeführte Dreieckspaare zu erzeugen; und eine gemeinsam genutzte Transformationsschaltungsanordnung zum Wechseln zwischen dem Durchführen von Vertextransformationen an Vertices der zusammengeführten Dreieckspaare und dem Durchführen von Strahltransformationen an Strahlrichtungs-/Strahlursprungsdaten.
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公开(公告)号：DE102020107828A1
公开(公告)日：2020-10-01
申请号：DE102020107828
申请日：2020-03-21
Applicant: INTEL CORP
Inventor： SURTI PRASOONKUMAR , APPU ABHISHEK , SZERSZEN KAROL , LISKAY ERIC , VAIDYANATHAN KARTHIK
IPC: H03M7/30
Abstract: Die Verkörperungen sind im Allgemeinen auf die Komprimierung zur Komprimierung für spärliche Datenstrukturen unter Verwendung der Modus-Suchannäherung ausgerichtet. Eine Verkörperung eines Geräts umfasst einen oder mehrere Prozessoren einschließlich eines Grafikprozessors zur Verarbeitung von Daten; und einen Speicher zur Speicherung von Daten, einschließlich komprimierter Daten. Der eine oder die mehreren Prozessoren sollen für die Komprimierung einer Datenstruktur sorgen, einschließlich der Identifizierung eines Modus in der Datenstruktur, wobei die Datenstruktur eine Vielzahl von Werten enthält und der Modus ein am häufigsten wiederholter Wert in einer Datenstruktur ist, wobei die Identifizierung des Modus die Anwendung einer Modusnäherungsoperation und die Codierung eines Ausgangsvektors, um den identifizierten Modus einzuschließen, eine Signifikanzabbildung, um Orte anzuzeigen, an denen der Modus in der Datenstruktur vorhanden ist, und verbleibende unkomprimierte Daten aus der Datenstruktur umfaßt.
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公开(公告)号：DE102019117592A1
公开(公告)日：2020-02-06
申请号：DE102019117592
申请日：2019-06-28
Applicant: INTEL CORP
Inventor： BOYCE JILL , KUWAHARA ATSUO , ASHKENAZI TZACH , BEER ILAN , KATS EYTAN , SURTI PRASOONKUMAR , XIAO KAI , TRIPP JEFFREY , BISWAL NARAYAN , TANNER JASON , SHAH NILESH , CHIU YI-JEN , VARERKAR MAYURESH , BORTMAN MARIA , DISTLER JONATHAN , KAUFMAN ITAY
Abstract: Eine Vorrichtung zum Ermöglichen der Verarbeitung von Video-Bitstromdaten wird offenbart. Die Vorrichtung beinhaltet einen oder mehrere Prozessoren zum Empfangen von Punktwolkendaten, die in den Video-Bitstromdaten enthalten sind, die in zwei oder mehr Winkel projiziert werden sollen, und zum Codieren mehrerer Projektionen für einen Punktwolkenpunkt, bei einer Bestimmung, dass der Punktwolkenpunkt in Patches in zwei oder mehr der mehreren Projektionen enthalten sein wird.
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