公开(公告)号：DE112014000380T5

公开(公告)日：2015-10-08

申请号：DE112014000380

申请日：2014-02-07

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L27/108

Abstract: Ein Verfahren zum Bilden einer FinFET-Struktur (200) mit einem Metall-Isolator-Metall-Kondensator. Auf einem Halbleitersubstrat (202, 204) werden Fins (206) aus Silicium gebildet, gefolgt von der Bildung des Metall-Isolator-Metall-Kondensators auf den Fins (206) aus Silicium mittels Abscheiden von aufeinanderfolgenden Schichten aus einer ersten Schicht (208) aus Titannitrid, einer dielektrischen Schicht (210) sowie einer zweiten Schicht (212) aus Titannitrid. Über den Schichten (208, 210, 212) des Metall-Isolator-Metall-Kondensators wird eine Schicht (214) aus Polysilicium abgeschieden, gefolgt von einem Zurückätzen der Schicht (214) aus Polysilicium und der Schichten (208, 210, 212) des Metall-Isolator-Metall-Kondensators von Enden der Fins (206) aus Silicium aus derart, dass die ersten und die zweiten Enden der Fins (206) aus Silicium aus der Schicht (214) aus Polysilicium hervorragen.

公开(公告)号：GB2497185A

公开(公告)日：2013-06-05

申请号：GB201220942

申请日：2012-11-21

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/66

Abstract: A method of fabricating a FinFET 200 is disclosed which comprises the steps of forming a plurality of fins on a dielectric substrate. A gate layer (208, figure 2A) is deposited over the fins. In some embodiments the fin hardmask that is present on the tops of each fin is removed from some of the fins prior to the deposition of the gate layer. A gate hardmask (210) is then deposited over the gate layer. A portion of the gate hardmask layer and gate layer are then removed. In some embodiments this removal step also removes portions of the fins underneath. In other embodiments portions 202A, 202B, 202C of a subset of fins are removed with an etch. The portion of the etched sacrificial fins that remain are called finlets 220. These finlets remain under the gate of the FinFET. In some embodiments the remaining fins are subsequently merged together.

公开(公告)号：DE102012217491A1

公开(公告)日：2013-04-18

申请号：DE102012217491

申请日：2012-09-26

Applicant: IBM

Inventor： ANDO TAKASHI ,  CHANG JOSEPHINE B ,  KANAKASABAPATHY SIVANANDA K ,  KULKARNI PRANITA ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L29/51

Abstract: Ein Transistor, zum Beispiel ein FinFET, weist eine Gate-Struktur auf, die über einem Substrat angeordnet ist. Die Gate-Struktur weist eine Breite und auch eine Länge und eine Höhe auf, welche zwei gegenüberliegende Seitenwände der Gate-Struktur definieren. Der Transistor weist ferner mindestens einen elektrisch leitfähigen Kanal zwischen einer Source-Zone und einer Drain-Zone, welcher durch die Seitenwände der Gate-Struktur hindurch führt; eine dielektrische Schicht, welche über der Gate-Struktur und Abschnitten des elektrisch leitfähigen Kanals angeordnet ist, die außerhalb der Gate-Struktur liegen; und einen Luftspalt auf, der unter der dielektrischen Schicht liegt. Der Luftspalt ist in Nachbarschaft zu den Seitenwänden der Gate-Struktur angeordnet und wirkt so, dass er die parasitäre Kapazität des Transistors verringert. Es wird auch mindestens ein Verfahren zur Herstellung des Transistors offenbart.

公开(公告)号：DE112020004653B4

公开(公告)日：2025-04-30

申请号：DE112020004653

申请日：2020-10-16

Applicant: IBM

Inventor： ZHANG CHEN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  WU HENG

IPC: H10B10/00 ,  H01L21/768 ,  H01L23/528 ,  H10D30/60 ,  H10D84/83 ,  H10D84/85

Abstract: Halbleitereinheit, aufweisend:eine Speicherzelle (100; 200) mit gestapelten vertikalen Transistoren, die enthält:eine untere Ebene (204), die eine Mehrzahl von unteren vertikalen Transistoren mit einem vereinigten oberen Epitaktischer-Bereich(Epi) (120-1, 120-2; 224-1) enthält, enthaltend erste nicht schwebende und schwebende vertikale Transistoren (104-1, 104-3) und zweite nicht schwebende und schwebende vertikale Transistoren (104-4, 104-2), wobei schwebende vertikale Transistoren wenigstens einen Anschluss aufweisen, der elektrisch von anderen vertikalen Transistoren der Speicherzelle mit gestapelten vertikalen Transistoren getrennt ist;eine obere Ebene (202), die eine Mehrzahl von oberen vertikalen Transistoren mit einem vereinigten unteren Source/Drain-Epi (110-1, 110-2; 222-1) enthält, enthaltend erste, zweite, dritte und vierte obere vertikale Transistoren (102-1, 102-2, 102-3, 102-4); undeine Kreuzkopplung, die Epi-Verbindungen durch die vereinigten oberen und unteren Source/Drain-Epis (110-1, 110-2, 120-1, 120-2, 222-1, 224-1) und Gate-zu-Epi-Verbindungen durch Metall (130-1, 130-2, 140-1, 140-2; 218-1, 218-2) zwischen der oberen Ebene und der unteren Ebene enthält.

公开(公告)号：DE112019006545B4

公开(公告)日：2022-11-10

申请号：DE112019006545

申请日：2019-12-02

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ZHANG CHEN ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/092 ,  H01L21/283 ,  H01L21/8238 ,  H01L29/417

Abstract: Eine Halbleiterstruktur (1200), die aufweist:- ein Substrat (102);- eine vertikale Finne, die über einer oberen Oberfläche des Substrats (102) angeordnet ist;- einen ersten Gate-Stapel (114) eines ersten Vertikaltransport-Feldeffekttransistor, der über der oberen Oberfläche des Substrats (102) angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt;- eine Isolationsschicht (120), die über dem ersten Gate-Stapel des ersten Vertikaltransport-Feldeffekttransistors angeordnet ist und einen zweiten Abschnitt der vertikalen Finne umgibt; und- einen zweiten Gate-Stapel (126) eines zweiten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche der Isolationsschicht (120) angeordnet ist und einen dritten Abschnitt der vertikalen Finne umgibt;wobei der erste Abschnitt der vertikalen Finne aus einer ersten Halbleiterschicht mit einer ersten kristallinen Orientierung hergestellt ist und einen ersten vertikalen Transportkanal für den ersten Vertikaltransport-Feldeffekttransistor bereitstellt;wobei der zweite Abschnitt der vertikalen Finne einen Isolator (104) aufweist;wobei der dritte Abschnitt der vertikalen Finne aus einer zweiten Halbleiterschicht mit einer zweiten kristallinen Orientierung hergestellt ist, die von der ersten kristallinen Orientierung verschieden ist, und einen zweiten vertikalen Transportkanal für den zweiten Vertikaltransport-Feldeffekttransistor bereitstellt;- einen ersten unteren Source/Drain-Bereich (110) für den ersten Vertikaltransport-Feldeffekttransistor, wobei der erste untere Source/Drain-Bereich (110) einen dotierten Bereich in einer Nähe der oberen Oberfläche des Substrats (102) und einen dotierten Bereich eines ersten Abschnitts der ersten Halbleiterschicht in der Nähe der oberen Oberfläche des Substrats (102) aufweist;- einen ersten unteren Abstandshalter (112), der über der oberen Oberfläche des Substrats (102) angeordnet ist und den ersten Abschnitt der ersten Halbleiterschicht umgibt;- den ersten Gate-Stapel, der über einer oberen Oberfläche des ersten unteren Abstandshalters (112) angeordnet ist und einen zweiten Abschnitt der Halbleiterschicht umgibt;- einen ersten oberen Abstandshalter (116), der über einer oberen Oberfläche des ersten Gate-Stapels angeordnet ist und einen dritten Abschnitt der ersten Halbleiterschicht umgibt; und- einen ersten oberen Source/Drain-Kontakt (146) für den ersten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche des ersten oberen Abstandshalters (116) angeordnet ist und einen vierten Abschnitt der ersten Halbleiterschicht umgibt;wobei der dritte Abschnitt der ersten Halbleiterschicht und der vierte Abschnitt der ersten Halbleiterschicht dotiert sind, um einen ersten oberen Source/Drain-Bereich (132) für den ersten Vertikaltransport-Feldeffekttransistor bereitzustellen.

公开(公告)号：DE112018005825B4

公开(公告)日：2022-11-03

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Finnenstruktur für einen vertikalen Feldeffekttransistor (VFET), wobei das Verfahren die Schritte aufweist:Abscheiden einer Hartmaske (602) auf ein Substrat (502);Abscheiden eines Dornmaterials (702) auf die Hartmaske (602);Strukturieren des Dornmaterials (702) entlang einer ersten Richtung, um erste Dorne (802) zu bilden;Bilden erster Abstandhalter (902) neben den ersten Dornen (802);Füllen von Lücken zwischen den ersten Dornen (802) mit zusätzlichem Dornmaterial, um zweite Dorne (1002) zwischen den ersten Dornen (802) zu bilden;Strukturieren der ersten Dorne (802), der ersten Abstandhalter (902) und der zweiten Dorne (1002) entlang einer zweiten Richtung, wobei die zweite Richtung senkrecht zu der ersten Richtung verläuft;Bilden zweiter Abstandhalter (1202) senkrecht zu den ersten Abstandhaltern (902) neben den ersten Dornen (802) und den zweiten Dornen (1002);selektives Entfernen der ersten Dorne (802) und der zweiten Dorne (1002), wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten Abstandhalter (902) und die zweiten Abstandhalter (1202) gebildet wird;Übertragen der leiterförmigen Struktur auf die Hartmaske (602);Übertragen der leiterförmigen Struktur von der Hartmaske (602) auf das Substrat (502), um eine erste Finne (104) in Nachbarschaft zu einer zweiten Finne (104) und mindestens eine Querfinne (106) zu bilden, welche die erste Finne (104) und die zweite Finne (104) miteinander verbindet; undSchneiden der leiterförmigen Struktur in dem Substrat (502) in einzelne Finnenstrukturen, wobei Schnitte, die während des Schneidens gemacht werden, angeordnet sind, um jede individuelle Finnenstruktur zu bilden,wobei eine erste Querfinne (106a) die erste Finne (104) und die zweite Finne (104) an einem Ende der ersten Finne (104) und der zweiten Finne (104) miteinander verbindet und wobei eine zweite Querfinne (106b) die erste Finne (104) und die zweite Finne (104) an einem anderen Ende der ersten Finne (104) und der zweiten Finne (104) in einer O-förmigen Finnenstruktur miteinander verbindet.

公开(公告)号：DE112019006545T5

公开(公告)日：2021-09-09

申请号：DE112019006545

申请日：2019-12-02

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ZHANG CHEN ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/092 ,  H01L21/283 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/417 ,  H01L29/78

Abstract: Eine Halbleiterstruktur aufweisend: ein Substrat, eine vertikale Finne, die über einer oberen Oberfläche des Substrats angeordnet ist, einen ersten Vertikaltransport-Feldeffekttransistor (VTFET), der über der oberen Oberfläche des Substrats angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt; eine Isolationsschicht, die über dem ersten VTFET angeordnet ist und einen zweiten Abschnitt der vertikalen Rippe umgibt, und einen zweiten VTFET auf, der über einer oberen Oberfläche der Isolationsschicht angeordnet ist und einen dritten Abschnitt der vertikalen Rippe umgibt. Der erste Abschnitt der vertikalen Rippe enthält eine erste Halbleiterschicht mit einer ersten kristallinen Orientierung, die einen ersten vertikalen Transportkanal für den ersten VTFET bereitstellt, der zweite Abschnitt der vertikalen Rippe enthält einen Isolator, und der dritte Abschnitt der vertikalen Rippe enthält eine zweite Halbleiterschicht mit einer zweiten kristallinen Orientierung, die einen zweiten vertikalen Transportkanal für den zweiten VTFET bereitstellt.

公开(公告)号：FR3086456B1

公开(公告)日：2021-01-29

申请号：FR1858712

申请日：2018-09-25

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  LOUBET NICOLAS ,  YAMASHITA TENKO ,  ZHANG JINGYUN

IPC: H01L21/328 ,  H01L21/50 ,  H01L21/56 ,  H01L21/98

Abstract: Procédé de réalisation de premier et deuxième transistors (100.1, 100.2) superposés, comportant : - réalisation, sur un substrat (102), d'un empilement de plusieurs nanofils semi-conducteurs ; - gravure d'au moins un premier nanofil telle qu'une portion restante (116.1) du premier nanofil soit destinée à former un canal du premier transistor ; - gravure d'au moins un deuxième nanofil disposé entre le substrat et le premier nanofil, telle qu'une portion restante (116.2) du deuxième nanofil soit destinée à former un canal du deuxième transistor et ait une longueur supérieure à celle de la portion restante du premier nanofil ; - réalisation de deuxièmes régions de source et de drain (128) en contact avec des extrémités de la portion restante du deuxième nanofil ; - réalisation de premières régions de source et de drain (132) en contact avec des extrémités de la portion restante du premier nanofil.

公开(公告)号：DE112017003172T5

公开(公告)日：2019-03-28

申请号：DE112017003172

申请日：2017-07-21

Applicant: IBM

Inventor： NGUYEN SON VAN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  HAIGH JR THOMAS JASPER ,  PARK CHANRO ,  LINIGER ERIC ,  LI JUNTAO ,  MEHTA SANJAY

IPC: H01L21/768

Abstract: Es werden Halbleiterbauelemente mit Luftspalt-Abstandhaltern bereitgestellt, die als Teil von BEOL- oder MOL-Schichten der Halbleiterbauelemente ausgebildet sind, sowie Verfahren zur Herstellung solcher Luftspalt-Abstandhalter. Ein Verfahren umfasst beispielsweise ein Bilden einer ersten Metallstruktur und einer zweiten Metallstruktur auf einem Substrat, wobei die erste und zweite Metallstruktur benachbart zueinander angeordnet sind mit Isoliermaterial, das zwischen der ersten und zweiten Metallstruktur angeordnet ist. Das Isoliermaterial wird geätzt, um eine Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden. Eine Schicht aus dielektrischem Material wird mithilfe eines abschnürenden Abscheideprozesses über der ersten und zweiten Metallstruktur abgeschieden, um einen Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden, wobei sich ein Teilbereich des Luftspalts über eine Oberseite von mindestens einer der ersten Metallstruktur und der zweiten Metallstruktur hinaus erstreckt.

公开(公告)号：GB2497849B

公开(公告)日：2016-02-03

申请号：GB201222136

申请日：2012-12-10

Applicant: IBM

Inventor： YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA ,  BU HUIMING ,  SHANG HUILING ,  CHUNG-HSUN LIN ,  ANDO TAKASHI ,  DORIS BRUCE B

IPC: H01L29/66 ,  H01L29/78

Abstract: A method includes forming on a surface of a semiconductor a dummy gate structure comprised of a plug; forming a first spacer surrounding the plug, the first spacer being a sacrificial spacer; and performing an angled ion implant so as to implant a dopant species into the surface of the semiconductor adjacent to an outer sidewall of the first spacer to form a source extension region and a drain extension region, where the implanted dopant species extends under the outer sidewall of the first spacer by an amount that is a function of the angle of the ion implant. The method further includes performing a laser anneal to activate the source extension and the drain extension implant. The method further includes forming a second spacer surrounding the first spacer, removing the first spacer and the plug to form an opening, and depositing a gate stack in the opening.