公开(公告)号：DE102019117469A1

公开(公告)日：2020-02-06

申请号：DE102019117469

申请日：2019-06-28

Applicant: INTEL CORP

Inventor： BOYCE JILL ,  LEE SANG-HEE ,  JANUS SCOTT ,  BARAN STANLEY ,  APODACA MICHAEL ,  SURTI PRASOONKUMAR ,  POTLURI SRIKANTH ,  KUWAHARA ATSUO ,  XIAO KAI ,  TANNER JASON ,  CILINGIR GOKCEN ,  SHARMA ARCHIE ,  TRIPP JEFFREY ,  ROSS JASON ,  DAS BARNAN

IPC: G06T1/20 ,  G06T15/00

Abstract: Eine Vorrichtung zum Ermöglichen der Verarbeitung von Videobitstromdaten wird offenbart. Die Vorrichtung schließt einen oder mehrere Prozessoren zum Decodieren von Occupancy-Map-Daten und Hilfs-Patch-Informationen und Generieren einer Mehrzahl von Patch-Video-Frames basierend auf Patch-Daten, die von den Occupancy-Map-Daten und Hilfs-Patch-Informationen decodiert werden, und einen Speicher, der kommunikativ mit dem einen oder den mehreren Prozessoren gekoppelt ist, ein.

公开(公告)号：SG11201609130XA

公开(公告)日：2016-11-29

申请号：SG11201609130X

申请日：2015-06-04

Applicant: INTEL CORP ,  SURTI PRASOONKUMAR ,  NAVALE ADITYA ,  BOLES JEFFERY S

Inventor： SURTI PRASOONKUMAR ,  NAVALE ADITYA ,  BOLES JEFFERY S

IPC: G06T1/20

Abstract: Systems and methods may provide for receiving a plurality of signals from a software module associated with a shared resource such as, for example, an unordered access view (UAV). The plurality of signals may include a first signal that indicates whether a draw call accesses the shared resource, a second signal that indicates whether a boundary of the draw call has been reached, and a third signal that indicates whether the draw call has a coherency requirement. Additionally, a workload corresponding to the draw call may be selectively dispatched in a shader invocation based on the plurality of signals.

公开(公告)号：DE102015002581A1

公开(公告)日：2015-10-08

申请号：DE102015002581

申请日：2015-02-27

Applicant: INTEL CORP

Inventor： SURTI PRASOONKUMAR ,  JANCZAK TOMASZ

IPC: G06T15/80

Abstract: Beim Mehrratenshading wird eine Grobratenshadingphase zu einer existierenden Pixelratenphase hinzugefügt, um die Leistungsfähigkeit bei einem minimalen Einfluss auf die Bildqualität erheblich zu verbessern. Zwei Shadingphasen, die bei unterschiedlichen Raten bewertet werden, können auf ein monolithisches Programm abgebildet werden, das auf Prozessorgraphik-einzelner-Befehl-mehrere-Daten-(SIMD)-Maschinen läuft. Gemäß einer Ausführungsform ermöglicht das Mehrratenshading einen einzelnen Renderdurchgang zum Ausführen eines Shadingcodes bei einer oder mehreren verschiedenen Raten: pro Pixelgruppe, pro Pixel und pro Abtastwert.

公开(公告)号：ES3003288T3

公开(公告)日：2025-03-10

申请号：ES20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

Abstract: Las realizaciones descritas en este documento proporcionan técnicas para permitir la reconfiguración dinámica de la memoria en una unidad de procesamiento de gráficos de propósito general. Una realización descrita en este documento permite la reconfiguración dinámica de las asignaciones de bancos de memoria caché en función de las estadísticas de hardware. Una realización permite la traducción de direcciones de memoria virtual utilizando páginas mixtas de cuatro kilobytes y sesenta y cuatro kilobytes dentro de la misma jerarquía de tabla de páginas y bajo el mismo directorio de páginas. Una realización proporciona un procesador de gráficos y un sistema de procesamiento heterogéneo asociado que tiene regiones cercanas y lejanas del mismo nivel de una jerarquía de caché. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：AU2020241262B2

公开(公告)日：2025-01-09

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：ES2964969T3

公开(公告)日：2024-04-10

申请号：ES20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: En el presente documento se describen la gestión de memoria de múltiples mosaicos para detectar el acceso entre mosaicos, proporcionar escalamiento de inferencia de múltiples mosaicos con multidifusión de datos mediante operación de copia y proporcionar migración de páginas. En una realización, un procesador de gráficos para una arquitectura de múltiples mosaicos incluye una primera unidad de procesamiento de gráficos (GPU) que tiene una memoria y un controlador de memoria, una segunda unidad de procesamiento de gráficos (GPU) que tiene una memoria y una estructura de GPU cruzada para acoplar comunicativamente la primera y segunda GPU. El controlador de memoria está configurado para determinar si se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU en la configuración de múltiples GPU y para enviar un mensaje para iniciar un mecanismo de transferencia de datos cuando se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2907728T3

公开(公告)日：2022-04-26

申请号：ES18161816

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  SURTI PRASOONKUMAR ,  MYSORE SRIVALLABA ,  DASGUPTA SUBHAJIT ,  AKIBA HIROSHI ,  HOEKSTRA ERIC J ,  HURD LINDA L ,  SCHLUESSLER TRAVIS T ,  SCHMIDT DAREN J

IPC: G06T15/00 ,  G06T1/20 ,  G06T15/50

Abstract: Un aparato, que comprende: un procesador para recibir un flujo de datos entrantes (610) que incluye datos de canal alfa; y una memoria para almacenar una interfaz de programación de aplicación (API); en donde la API es para: encaminar los datos de canal alfa a una unidad de mezcla de coma fija (612) para realizar una o más operaciones de mezcla usando una representación de coma fija de los datos de canal alfa; y estando caracterizado el aparato por que la API es para encaminar adicionalmente el flujo de datos entrantes (610) a una unidad de mezcla de coma flotante (614) para realizar operaciones que implican una representación de coma flotante de los datos entrantes (610), y por que un multiplexor (616) combina una salida de la unidad de mezcla de coma fija con una salida de la unidad de mezcla de coma flotante (614) para proporcionar datos de salida (618) que incluyen datos de mezcla procesados por la unidad de mezcla de coma fija (612).

公开(公告)号：ES2905758T3

公开(公告)日：2022-04-12

申请号：ES18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

Abstract: Un método que comprende: la recogida (610) de información de usuario para un usuario de un dispositivo de procesamiento de datos, incluyendo la recogida de estadísticas basadas en máquinas asociadas con el usuario e información personal asociada con el usuario, incluyendo la recogida de una o más métricas de rendimiento para varias etapas de una canalización de procesamiento de gráficos de un procesador gráfico del dispositivo de procesamiento de datos, en donde, dependiendo de las características de la carga de trabajo, algunas partes de la canalización de procesamiento de gráficos son más activas que otras partes; la generación (615) de un perfil de usuario para el usuario del dispositivo de procesamiento de datos a partir de la información del usuario; la categorización (620) del usuario en una de entre una pluralidad de categorías de consumo de energía en base al perfil del usuario; la determinación (625) de un perfil de energía del procesador gráfico en el dispositivo de procesamiento de datos utilizando el perfil de usuario y la categorización del usuario en combinación con la retroalimentación de un algoritmo de aprendizaje automático, incluyendo el ajuste individual de la frecuencia de las etapas de la canalización de procesamiento de gráficos del procesador gráfico basado, al menos en parte, en el perfil de usuario y en una o más métricas de rendimiento recogidas.

公开(公告)号：PL3382504T3

公开(公告)日：2022-02-21

申请号：PL18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

公开(公告)号：DE112020001249T5

公开(公告)日：2021-12-23

申请号：DE112020001249

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30

Abstract: Hierin beschriebene Ausführungsformen beinhalten Software, Firmware und Hardwarelogik, die Techniken zum Ausführen von Arithmetik an dünnbesetzten Daten über eine systolische Verarbeitungseinheit bereitstellt. Die hierin beschriebene Ausführungsform stellt Techniken bereit, um Rechenoperationen für mit Nullen gefüllte Matrizen und Submatrizen zu überspringen. Ausführungsformen stellen zusätzlich Techniken bereit, um Datenkomprimierung bis hin zu einer Verarbeitungseinheit aufrechtzuerhalten. Ausführungsformen stellen zusätzlich eine Architektur für eine dünnbesetzte bewusste Logikeinheit bereit.