公开(公告)号：ES2865201T3

公开(公告)日：2021-10-15

申请号：ES19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

Abstract: Un acelerador (446) en un módulo multichip, comprendiendo el acelerador: una pila de memorias que incluye múltiples chips de memoria; y una unidad de procesamiento de gráficos, GPU (410-413), acoplada con la pila de memorias mediante uno o más controladores de memoria, incluyendo la GPU una pluralidad de multiprocesadores (234) con una arquitectura de instrucción única para múltiples hilos, SIMT, los multiprocesadores para ejecutar al menos una única instrucción, la al menos una única instrucción para acelerar un subprograma algebraico lineal asociado con una estructura de aprendizaje automático; la al menos una única instrucción para hacer que al menos una porción de la GPU lleve a cabo una operación de coma flotante en entrada con precisiones diferentes; en donde al menos una porción de la pluralidad de multiprocesadores es para ejecutar un hilo de la al menos una única instrucción, incluyendo la porción de la pluralidad de multiprocesadores una unidad de coma flotante para llevar a cabo, como una operación doble de precisión FP16/FP32 mixta, una primera operación del hilo a una primera precisión y una segunda operación del hilo con una segunda precisión; y en donde la primera operación es una operación con dos o más entradas de coma flotante de 16 bits y la segunda operación es una operación con dos o más entradas de coma flotante de 32 bits.

公开(公告)号：DE102020132377A1

公开(公告)日：2021-09-16

申请号：DE102020132377

申请日：2020-12-07

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK

IPC: G06T1/60 ,  G06T15/06

Abstract: Vorrichtung und Verfahren zur Stapeldrosselung. Eine Ausführungsform der Vorrichtung umfasst zum Beispiel: Ausführungsschaltungen, die eine Vielzahl von Funktionseinheiten umfassen, um eine Vielzahl von Strahlen-Shadern auszuführen und eine Vielzahl von Primärstrahlen und eine entsprechende Vielzahl von Strahlennachrichten zu erzeugen; einen First-In-First-Out(FIFO)-Puffer, um die von den EUs erzeugten Strahlennachrichten in eine Warteschlange zu stellen; einen Cache-Speicher zum Speichern eines oder mehrerer der Vielzahl von Primärstrahlen; einen speichergesicherten Stapel zum Speichern einer ersten Teilmenge der Vielzahl von Strahlnachrichten in einer entsprechenden Anzahl von Einträgen; eine Schaltung zur Verwaltung eines speichergesicherten Stapels, um entweder eine zweite Teilmenge der Vielzahl von Strahlennachrichten in dem speichergesicherten Stapel zu speichern oder die eine oder mehrere der zweiten Teilmenge der Vielzahl von Strahlennachrichten in einem Speicher-Subsystem vorübergehend zu speichern, mindestens teilweise basierend auf einer Anzahl von Einträgen, die derzeit von Strahlennachrichten in dem speichergesicherten Stapel belegt sind; und eine Strahlentraversierungsschaltung zum Lesen einer nächsten Strahlennachricht aus dem speichergesicherten Stapel, zum Abrufen eines nächsten Primärstrahls, der durch die Strahlennachricht identifiziert wird, aus dem Cache-Speicher oder einem Speicher-Subsystem und zum Durchführen von Traversierungsoperationen an dem nächsten Primärstrahl.

公开(公告)号：PL3594813T3

公开(公告)日：2021-06-28

申请号：PL19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

公开(公告)号：DE102020104651A1

公开(公告)日：2020-09-24

申请号：DE102020104651

申请日：2020-02-21

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  KOKER ALTUG ,  RAY JOYDEEP ,  COORAY NIRANJAN ,  SURTI PRASOONKUMAR ,  KAMMA SUDHAKAR ,  RANGANATHAN VASANTH

IPC: G06T1/60 ,  G06F13/38

Abstract: Es wird eine Einrichtung zum Ermöglichen einer Arbeitsspeicherdatenkomprimierung offenbart. Die Einrichtung enthält einen Arbeitsspeicher und weist eine Vielzahl von Bänken, um Hauptdaten und mit den Hauptdaten assoziierte Metadaten zu speichern, und eine Arbeitsspeicherverwaltungseinheit (MMU) auf, die an die Vielzahl von Bänken gekoppelt ist, um eine Hashfunktion durchzuführen, um auf virtuelle Adresspositionen im Arbeitsspeicher zeigende Indizes für die Hauptdaten und Metadaten zu berechnen und die virtuellen Metadaten-Adresspositionen anzupassen, um jede angepasste virtuelle Metadaten-Adressposition in einer Bank zu speichern, die die assoziierten Hauptdaten speichert.

公开(公告)号：ES3011182T3

公开(公告)日：2025-04-07

申请号：ES21178579

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  VEMBU BALAJI ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  JAHAGIRDAR SANJEEV ,  RANGANATHAN VASANTH

IPC: G06F9/52 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/084

Abstract: Se describe un mecanismo para facilitar la sincronización y las barreras para el aprendizaje automático en máquinas autónomas. Un método de las realizaciones, como se describe en este documento, incluye la detección de grupos de hilos relacionados con el aprendizaje automático asociados a uno o más dispositivos de procesamiento. El método puede incluir además la facilitación de la sincronización de barreras de los grupos de hilos en múltiples matrices, de modo que cada hilo de un grupo se programe en un conjunto de elementos de cómputo asociados a las múltiples matrices, donde cada matriz representa un dispositivo de procesamiento de uno o más dispositivos de procesamiento, incluyendo dicho dispositivo un procesador gráfico. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3938914T3

公开(公告)日：2025-03-31

申请号：PL20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

公开(公告)号：PL3901774T3

公开(公告)日：2025-03-10

申请号：PL21178579

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  VEMBU BALAJI ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  JAHAGIRDAR SANJEEV ,  RANGANATHAN VASANTH

IPC: G06F9/52 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/084

公开(公告)号：ES2995657T3

公开(公告)日：2025-02-10

申请号：ES22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08

Abstract: La presente divulgación proporciona un sistema de procesamiento de datos, un método, un medio legible por computadora y una unidad de procesamiento de gráficos, GPU, para acelerar las operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador que incluye una arquitectura de instrucción única, subproceso múltiple, SIMT, el multiprocesador para ejecutar una instrucción única a través de múltiples subprocesos; y una primera unidad de cómputo incluida dentro del multiprocesador, la instrucción única para hacer que la primera unidad de cómputo realice al menos una operación de multiplicación y acumulación de matriz bidimensional, en donde realizar la operación de multiplicación y acumulación de matriz bidimensional incluye calcular un producto intermedio de operandos de 16 bits y calcular una suma de 32 bits basada en el producto intermedio; en donde para calcular una suma de 32 bits basada en el producto intermedio, la primera unidad de cómputo debe: realizar una multiplicación de punto flotante de dos o más operandos de 16 bits para generar el producto intermedio, calcular una suma intermedia basada en el producto intermedio; y convertir la suma intermedia en un resultado de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL4160387T3

公开(公告)日：2025-01-07

申请号：PL22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08

公开(公告)号：ES2975790T3

公开(公告)日：2024-07-15

申请号：ES18167860

申请日：2018-04-17

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  APPU ABHISHEK R ,  SHAH ANKUR N ,  RAY JOYDEEP ,  KOKER ALTUG ,  KWIATKOWSKI JACEK ,  WALD INGO ,  AMSTUTZ JEFFERSON ,  GUENTHER JOHANNES ,  LIKTOR GABOR ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/50

Abstract: Los sistemas, aparatos y métodos pueden proporcionar tecnología para procesar datos gráficos y modificar un entorno de ejecución en una plataforma informática paralela para un entorno gráfico. (Traducción automática con Google Translate, sin valor legal)