公开(公告)号：DE112020004653B4

公开(公告)日：2025-04-30

申请号：DE112020004653

申请日：2020-10-16

Applicant: IBM

Inventor： ZHANG CHEN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  WU HENG

IPC: H10B10/00 ,  H01L21/768 ,  H01L23/528 ,  H10D30/60 ,  H10D84/83 ,  H10D84/85

Abstract: Halbleitereinheit, aufweisend:eine Speicherzelle (100; 200) mit gestapelten vertikalen Transistoren, die enthält:eine untere Ebene (204), die eine Mehrzahl von unteren vertikalen Transistoren mit einem vereinigten oberen Epitaktischer-Bereich(Epi) (120-1, 120-2; 224-1) enthält, enthaltend erste nicht schwebende und schwebende vertikale Transistoren (104-1, 104-3) und zweite nicht schwebende und schwebende vertikale Transistoren (104-4, 104-2), wobei schwebende vertikale Transistoren wenigstens einen Anschluss aufweisen, der elektrisch von anderen vertikalen Transistoren der Speicherzelle mit gestapelten vertikalen Transistoren getrennt ist;eine obere Ebene (202), die eine Mehrzahl von oberen vertikalen Transistoren mit einem vereinigten unteren Source/Drain-Epi (110-1, 110-2; 222-1) enthält, enthaltend erste, zweite, dritte und vierte obere vertikale Transistoren (102-1, 102-2, 102-3, 102-4); undeine Kreuzkopplung, die Epi-Verbindungen durch die vereinigten oberen und unteren Source/Drain-Epis (110-1, 110-2, 120-1, 120-2, 222-1, 224-1) und Gate-zu-Epi-Verbindungen durch Metall (130-1, 130-2, 140-1, 140-2; 218-1, 218-2) zwischen der oberen Ebene und der unteren Ebene enthält.

公开(公告)号：DE112023002792T5

公开(公告)日：2025-04-10

申请号：DE112023002792

申请日：2023-03-23

Applicant: IBM

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  GLUSCHENKOV OLEG

IPC: H10D64/23 ,  H10D64/01 ,  H10D64/27

Abstract: Eine Halbleiterstruktur wird vorgestellt, die einen über einem Bereich einer unten liegenden dielektrischen Isolation ausgebildeten epitaktischen Source-Drain(S/D)-Aufwuchs, zumindest eine innerhalb des epitaktischen S/D-Aufwuchses in einem S/D-Bereich angeordnete erste Halbleiterschicht und zumindest eine zum Teil innerhalb eines Gate-Bereiches angeordnete zweite Halbleiterschicht enthält. Die zumindest eine zweite Halbleiterschicht erstreckt sich von dem Gate-Bereich in einen Abstandselementbereich, um eine Verbindung mit dem epitaktischen S/D-Aufwuchs zu ermöglichen. Die Halbleiterstruktur enthält des Weiteren einen ersten Bereich mit angrenzenden Einheiten, die einen ersten kontaktierten Gate-Poly-Rasterabstand (CPP) aufweisen, der einen ersten Gate-Gate-Zwischenraum definiert, und einen zweiten Bereich mit angrenzenden Einheiten, die einen zweiten CPP aufweisen, der einen zweiten Gate-Gate-Zwischenraum definiert, wobei angrenzende Einheiten, die den ersten CPP aufweisen, einen kleineren Gate-Gate-Canyon als die angrenzenden Einheiten aufweisen, die den zweiten CPP aufweisen, so dass der zweite Gate-Gate-Zwischenraum größer als der erste Gate-Gate-Zwischenraum ist.

公开(公告)号：DE112019006545B4

公开(公告)日：2022-11-10

申请号：DE112019006545

申请日：2019-12-02

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ZHANG CHEN ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/092 ,  H01L21/283 ,  H01L21/8238 ,  H01L29/417

Abstract: Eine Halbleiterstruktur (1200), die aufweist:- ein Substrat (102);- eine vertikale Finne, die über einer oberen Oberfläche des Substrats (102) angeordnet ist;- einen ersten Gate-Stapel (114) eines ersten Vertikaltransport-Feldeffekttransistor, der über der oberen Oberfläche des Substrats (102) angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt;- eine Isolationsschicht (120), die über dem ersten Gate-Stapel des ersten Vertikaltransport-Feldeffekttransistors angeordnet ist und einen zweiten Abschnitt der vertikalen Finne umgibt; und- einen zweiten Gate-Stapel (126) eines zweiten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche der Isolationsschicht (120) angeordnet ist und einen dritten Abschnitt der vertikalen Finne umgibt;wobei der erste Abschnitt der vertikalen Finne aus einer ersten Halbleiterschicht mit einer ersten kristallinen Orientierung hergestellt ist und einen ersten vertikalen Transportkanal für den ersten Vertikaltransport-Feldeffekttransistor bereitstellt;wobei der zweite Abschnitt der vertikalen Finne einen Isolator (104) aufweist;wobei der dritte Abschnitt der vertikalen Finne aus einer zweiten Halbleiterschicht mit einer zweiten kristallinen Orientierung hergestellt ist, die von der ersten kristallinen Orientierung verschieden ist, und einen zweiten vertikalen Transportkanal für den zweiten Vertikaltransport-Feldeffekttransistor bereitstellt;- einen ersten unteren Source/Drain-Bereich (110) für den ersten Vertikaltransport-Feldeffekttransistor, wobei der erste untere Source/Drain-Bereich (110) einen dotierten Bereich in einer Nähe der oberen Oberfläche des Substrats (102) und einen dotierten Bereich eines ersten Abschnitts der ersten Halbleiterschicht in der Nähe der oberen Oberfläche des Substrats (102) aufweist;- einen ersten unteren Abstandshalter (112), der über der oberen Oberfläche des Substrats (102) angeordnet ist und den ersten Abschnitt der ersten Halbleiterschicht umgibt;- den ersten Gate-Stapel, der über einer oberen Oberfläche des ersten unteren Abstandshalters (112) angeordnet ist und einen zweiten Abschnitt der Halbleiterschicht umgibt;- einen ersten oberen Abstandshalter (116), der über einer oberen Oberfläche des ersten Gate-Stapels angeordnet ist und einen dritten Abschnitt der ersten Halbleiterschicht umgibt; und- einen ersten oberen Source/Drain-Kontakt (146) für den ersten Vertikaltransport-Feldeffekttransistor, der über einer oberen Oberfläche des ersten oberen Abstandshalters (116) angeordnet ist und einen vierten Abschnitt der ersten Halbleiterschicht umgibt;wobei der dritte Abschnitt der ersten Halbleiterschicht und der vierte Abschnitt der ersten Halbleiterschicht dotiert sind, um einen ersten oberen Source/Drain-Bereich (132) für den ersten Vertikaltransport-Feldeffekttransistor bereitzustellen.

公开(公告)号：DE112018005825B4

公开(公告)日：2022-11-03

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Finnenstruktur für einen vertikalen Feldeffekttransistor (VFET), wobei das Verfahren die Schritte aufweist:Abscheiden einer Hartmaske (602) auf ein Substrat (502);Abscheiden eines Dornmaterials (702) auf die Hartmaske (602);Strukturieren des Dornmaterials (702) entlang einer ersten Richtung, um erste Dorne (802) zu bilden;Bilden erster Abstandhalter (902) neben den ersten Dornen (802);Füllen von Lücken zwischen den ersten Dornen (802) mit zusätzlichem Dornmaterial, um zweite Dorne (1002) zwischen den ersten Dornen (802) zu bilden;Strukturieren der ersten Dorne (802), der ersten Abstandhalter (902) und der zweiten Dorne (1002) entlang einer zweiten Richtung, wobei die zweite Richtung senkrecht zu der ersten Richtung verläuft;Bilden zweiter Abstandhalter (1202) senkrecht zu den ersten Abstandhaltern (902) neben den ersten Dornen (802) und den zweiten Dornen (1002);selektives Entfernen der ersten Dorne (802) und der zweiten Dorne (1002), wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten Abstandhalter (902) und die zweiten Abstandhalter (1202) gebildet wird;Übertragen der leiterförmigen Struktur auf die Hartmaske (602);Übertragen der leiterförmigen Struktur von der Hartmaske (602) auf das Substrat (502), um eine erste Finne (104) in Nachbarschaft zu einer zweiten Finne (104) und mindestens eine Querfinne (106) zu bilden, welche die erste Finne (104) und die zweite Finne (104) miteinander verbindet; undSchneiden der leiterförmigen Struktur in dem Substrat (502) in einzelne Finnenstrukturen, wobei Schnitte, die während des Schneidens gemacht werden, angeordnet sind, um jede individuelle Finnenstruktur zu bilden,wobei eine erste Querfinne (106a) die erste Finne (104) und die zweite Finne (104) an einem Ende der ersten Finne (104) und der zweiten Finne (104) miteinander verbindet und wobei eine zweite Querfinne (106b) die erste Finne (104) und die zweite Finne (104) an einem anderen Ende der ersten Finne (104) und der zweiten Finne (104) in einer O-förmigen Finnenstruktur miteinander verbindet.

公开(公告)号：DE112020002838T5

公开(公告)日：2022-02-24

申请号：DE112020002838

申请日：2020-06-15

Applicant: IBM

Inventor： XIE RUILONG ,  RADENS CARL ,  CHENG KANGGUO ,  BASKER VEERARAGHAVAN

IPC: H01L21/8234 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H10B10/00

Abstract: Ein Verfahren zum Bilden einer Halbleiterstruktur weist auf: Bilden von Fins über einem Substrat, Bilden eines die Fins umgebenden Bereichs für eine flache Grabenisolation über dem Substrat und Bilden von Nanosheet-Stapeln, die Kanäle für Nanosheet-Feldeffekttransistoren bereitstellen. Das Verfahren weist außerdem auf: Bilden eines Kanalschutzüberzugs über einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten Nanosheet-Stapels, der über einem ersten Fin ausgebildet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation gebildet wird, der sich von den Seitenwänden des ersten Nanosheet-Stapels in Richtung zu einem zweiten Nanosheet-Stapel erstreckt, der über einem zweiten Fin ausgebildet ist. Das Verfahren weist des Weiteren auf: Bilden von Gate-Stapeln, die freiliegende Bereiche der Nanosheet-Stapel umgeben, Bilden einer asymmetrischen selbstausgerichteten Gate-Isolations-Struktur über dem Kanalschutzüberzug und Bilden einer symmetrischen selbstausgerichteten Gate-Isolations-Struktur über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen einem dritten Fin und einem vierten Fin.

公开(公告)号：DE112019006545T5

公开(公告)日：2021-09-09

申请号：DE112019006545

申请日：2019-12-02

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ZHANG CHEN ,  CHENG KANGGUO ,  WU HENG

IPC: H01L27/092 ,  H01L21/283 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/417 ,  H01L29/78

Abstract: Eine Halbleiterstruktur aufweisend: ein Substrat, eine vertikale Finne, die über einer oberen Oberfläche des Substrats angeordnet ist, einen ersten Vertikaltransport-Feldeffekttransistor (VTFET), der über der oberen Oberfläche des Substrats angeordnet ist und einen ersten Abschnitt der vertikalen Finne umgibt; eine Isolationsschicht, die über dem ersten VTFET angeordnet ist und einen zweiten Abschnitt der vertikalen Rippe umgibt, und einen zweiten VTFET auf, der über einer oberen Oberfläche der Isolationsschicht angeordnet ist und einen dritten Abschnitt der vertikalen Rippe umgibt. Der erste Abschnitt der vertikalen Rippe enthält eine erste Halbleiterschicht mit einer ersten kristallinen Orientierung, die einen ersten vertikalen Transportkanal für den ersten VTFET bereitstellt, der zweite Abschnitt der vertikalen Rippe enthält einen Isolator, und der dritte Abschnitt der vertikalen Rippe enthält eine zweite Halbleiterschicht mit einer zweiten kristallinen Orientierung, die einen zweiten vertikalen Transportkanal für den zweiten VTFET bereitstellt.

公开(公告)号：DE112018005623T5

公开(公告)日：2020-07-23

申请号：DE112018005623

申请日：2018-12-03

Applicant: IBM

Inventor： LI JUNTAO ,  CHENG KANGGUO ,  JIANG LIYING ,  GAUDIELLO JOHN GERARD

IPC: H01L21/84

Abstract: Ein Verfahren zum Ausbilden einer Logikeinheit und einer Leistungseinheit auf einem Substrat wird bereitgestellt. Das Verfahren enthält ein Ausbilden einer ersten vertikalen Finne auf einem ersten Bereich des Substrats und einer zweiten vertikalen Finne auf einem zweiten Bereich des Substrats, wobei ein Isolationsbereich den ersten Bereich von dem zweiten Bereich trennt, ein Ausbilden eines dielektrischen Unterschichtsegments auf der zweiten vertikalen Finne auf dem zweiten Bereich und ein Ausbilden einer ersten Gate-Struktur auf dem dielektrischen Unterschichtsegment und der zweiten vertikalen Finne auf dem zweiten Bereich.

公开(公告)号：DE112017003172T5

公开(公告)日：2019-03-28

申请号：DE112017003172

申请日：2017-07-21

Applicant: IBM

Inventor： NGUYEN SON VAN ,  YAMASHITA TENKO ,  CHENG KANGGUO ,  HAIGH JR THOMAS JASPER ,  PARK CHANRO ,  LINIGER ERIC ,  LI JUNTAO ,  MEHTA SANJAY

IPC: H01L21/768

Abstract: Es werden Halbleiterbauelemente mit Luftspalt-Abstandhaltern bereitgestellt, die als Teil von BEOL- oder MOL-Schichten der Halbleiterbauelemente ausgebildet sind, sowie Verfahren zur Herstellung solcher Luftspalt-Abstandhalter. Ein Verfahren umfasst beispielsweise ein Bilden einer ersten Metallstruktur und einer zweiten Metallstruktur auf einem Substrat, wobei die erste und zweite Metallstruktur benachbart zueinander angeordnet sind mit Isoliermaterial, das zwischen der ersten und zweiten Metallstruktur angeordnet ist. Das Isoliermaterial wird geätzt, um eine Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden. Eine Schicht aus dielektrischem Material wird mithilfe eines abschnürenden Abscheideprozesses über der ersten und zweiten Metallstruktur abgeschieden, um einen Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden, wobei sich ein Teilbereich des Luftspalts über eine Oberseite von mindestens einer der ersten Metallstruktur und der zweiten Metallstruktur hinaus erstreckt.

公开(公告)号：DE102013200549B4

公开(公告)日：2015-07-30

申请号：DE102013200549

申请日：2013-01-16

Applicant: IBM

Inventor： ADAM THOMAS N ,  CHENG KANGGUO ,  HE HONG ,  KHAKIFIROOZ ALI ,  LI JINGHONG ,  REZNICEK ALEXANDER

IPC: H01L21/205 ,  H01L21/335 ,  H01L21/822 ,  H01L29/772

Abstract: Verfahren zum Induzieren von Spannung in einem Siliciumsubstrat, aufweisend: Aufbringen einer ersten Schicht von Silicium-Kohlenstoff auf dem Siliciumsubstrat; Abscheiden einer Siliciumschicht auf der ersten Schicht von Silicium-Kohlenstoff; und Aufbringen einer zweiten Schicht von Silicium-Kohlenstoff auf der Siliciumschicht, um so eine Spannungsdünnschichtstruktur zu bilden.

公开(公告)号：DE112013004911T5

公开(公告)日：2015-06-25

申请号：DE112013004911

申请日：2013-08-15

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKI-FIROOZ ALI ,  RIM KERN ,  S BASKER VEERARAGHAVAN

IPC: H01L29/78 ,  H01L21/336

Abstract: Es werden Verfahren und Strukturen zum Bilden eines lokalisierten Silicium-auf-Isolator(SOI)-FinFET (104) offenbart. Auf einem massiven Substrat (102) werden Finnen gebildet. Nitrid-Abstandhalter (208) schützen die Finnenseitenwände. Über den Finnen wird eine flache Grabenisolierungszone (412) abgeschieden. Ein Oxidationsverfahren bewirkt, dass Sauerstoff durch die flache Grabenisolierungszone (412) und in das darunter liegende Silicium diffundiert. Der Sauerstoff reagiert mit dem Silicium, um Oxid zu bilden, welches eine elektrische Isolation für die Finnen bereitstellt. Die flache Grabenisolierungszone steht in direktem physischen Kontakt mit den Finnen und/oder den Nitrid-Abstandhaltern, die auf den Finnen angeordnet sind.