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公开(公告)号：KR100687758B1
公开(公告)日：2007-02-27
申请号：KR1020050120171
申请日：2005-12-08
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: A hetero junction bipolar transistor and a method for manufacturing the same are provided to decrease a parasitical capacitance between an emitter and a base by securing insulation between an emitter layer and a base electrode. A sub-collector layer(102) is formed on a semi-insulation compound substrate. A pair of collector electrodes(140) are spaced apart from each other at a predetermined interval on the sub-collector layer. A collector layer(106) and a base layer(108) are disposed between the collector electrodes. A pair of base electrodes(130) are spaced apart from each other at a predetermined interval on the base layer. A multi-layered emitter layer(110) is disposed between the base electrodes. An emitter electrode(125a) is formed on the emitter layer.
Abstract translation: 提供一种异质结双极晶体管及其制造方法，以通过确保发射极层与基极之间的绝缘来减小发射极与基极之间的寄生电容。 子集电极层（102）形成在半绝缘化合物基板上。 一对集电极（140）在副集电极层上以预定间隔彼此间隔开。 集电极层（106）和基极层（108）设置在集电极之间。 一对基底电极（130）在基底层上以预定间隔彼此间隔开。 多层发射极层（110）设置在基极之间。 发射极电极（125a）形成在发射极层上。
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公开(公告)号：KR100631051B1
公开(公告)日：2006-10-04
申请号：KR1020050084755
申请日：2005-09-12
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: A method for manufacturing a pseudo morphic high electro mobility transistor is provided to improve the electric property and to increase breakdown voltage by forming a passivation layer having double recess structure. A cap layer(24) and a channel layer(22) are formed on a substrate(20). A source/drain(26) is formed on the cap layer. A first passivation layer(27) is formed, and then patterned to expose the cap layer in a channel region. A first recess structure is formed by removing the exposed cap layer. A second passivation layer is formed on the entire surface of the resultant structure. A second recess structure is formed by patterning the second passivation layer(29) to expose the substrate of the first recess structure. A multi-layered photosensitive film is formed, and then patterned to have an opening of gate shape and to expose the substrate through the second recess structure. A gate is formed to connect to the substrate through the second recess structure by removing the multi-layered photosensitive film, after depositing a metal on the resultant structure.
Abstract translation: 提供了一种用于制造拟态高电动迁移率晶体管的方法，以通过形成具有双凹陷结构的钝化层来改善电特性并增加击穿电压。 盖层（24）和沟道层（22）形成在衬底（20）上。 源极/漏极（26）形成在盖层上。 形成第一钝化层（27），然后将其图案化以暴露沟道区中的盖层。 通过去除暴露的盖层来形成第一凹陷结构。 在所得结构的整个表面上形成第二钝化层。 通过图案化第二钝化层（29）以暴露第一凹陷结构的衬底来形成第二凹陷结构。 形成多层光敏膜，然后将其图案化以具有栅极形状的开口并通过第二凹陷结构暴露衬底。 在将金属沉积在所得结构上之后，通过去除多层光敏膜，形成栅极以通过第二凹陷结构连接到基板。
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公开(公告)号：KR1020060061628A
公开(公告)日：2006-06-08
申请号：KR1020040100422
申请日：2004-12-02
Applicant: 한국전자통신연구원
IPC: H03F3/189
CPC classification number: H03F3/193 , H03F1/0266 , H03F1/56 , H03G1/0029
Abstract: 본 발명은 안정화 회로가 구비된 고주파 증폭기에 관한 것으로, 보다 상세하게는 소정의 고주파 신호를 증폭하기 위한 트랜지스터를 포함하는 고주파 증폭기에 있어서, 상기 트랜지스터의 입력단에 입력된 고주파 신호의 이득 손실을 방지함과 아울러 이득 안정도를 증가시키기 위한 저항과 캐패시터가 병렬로 구성된 안정화 회로가 직렬로 연결됨으로써, 고주파 증폭기의 이득 손실 없이 안정도를 향상시킬 수 있는 효과가 있다.
고주파 증폭기, 안정화 회로, 저항, 캐패시터, 임피던스, 트랜지스터, 입력 임피던스 정합부, 출력 임피던스 정합부, 바이어스 회로부-
公开(公告)号：KR100491089B1
公开(公告)日：2005-05-24
申请号：KR1020020077325
申请日：2002-12-06
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: 기판; 기판 위에 형성되어 있는 컬렉터 층; 컬렉터 층 위에 형성되어 있는 베이스 층; 베이스 층 위에 패턴화 되어 형성되어 있는 이미터 층 패턴; 이미터 층 패턴 위에 형성되어 있는 이미터 금속 패턴; 베이스 층 위에 형성되어 있고, 이미터 금속 패턴과 소정 간격 이격되어 있는 베이스 금속 패턴; 이미터 금속 패턴과 상기 베이스 금속 패턴의 사이에 형성되어 있는 절연 측벽을 포함하는 이종 접합 바이폴라 트랜지스터.
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公开(公告)号：KR100440253B1
公开(公告)日：2004-07-15
申请号：KR1020020030540
申请日：2002-05-31
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: An optical receiver is provided to improve reception sensitivity and an amplification characteristic by integrating a waveguide-type optical detector and a n+InP/p+InGaAs/n-InGaAs/n+InGaAs heterojunction bipolar transistor(HBT) on a half-insulated substrate wherein a pn junction is formed in the waveguide-type optical detector and the HBT amplifies an electrical signal converted by the optical detector. CONSTITUTION: A p+InGaAs layer(202), a p+InAlAs layer(203), an n+InAlAs layer(204) and an n+InGaAs sub-collector layer(205) are stacked in a predetermined region on the half-insulated InP substrate(201). An n-InGaAs layer and a p+InGaAs base layer are stacked in a predetermined region on the n+InGaAs sub-collector layer to transfer high speed current. An n+InP emitter layer and an n+InGaAs ohmic layer are stacked in a predetermined region on the p+InGaAs base layer. An emitter electrode(212) is formed on the n+InGaAs ohmic layer. A base electrode(213) is formed in a predetermined region on the p+InGaAs base layer. A collector electrode(214) is formed in a predetermined region on the n+InGaAs sub-collector layer.
Abstract translation: 目的：提供一种光接收器，用于通过在半波片上集成波导型光检测器和n + InP / p + InGaAs / n-InGaAs / n + InGaAs异质结双极晶体管（HBT）来提高接收灵敏度和放大特性。 其中在波导型光学检测器中形成pn结，并且HBT放大由光学检测器转换的电信号。 构成：在半导体基板的规定区域层叠p + InGaAs层（202），p + InAlAs层（203），n + InAlAs层（204）和n + InGaAs子集电极层（205） 绝缘的InP衬底（201）。 在n + InGaAs子集电极层上的预定区域中堆叠n-InGaAs层和p + InGaAs基极层以传输高速电流。 n + InP发射极层和n + InGaAs欧姆层堆叠在p + InGaAs基极层上的预定区域中。 发射电极（212）形成在n + InGaAs欧姆层上。 基极（213）形成在p + InGaAs基极层上的预定区域中。 集电极（214）形成在n + InGaAs子集电极层上的预定区域中。
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Patent Agency Ranking
公开(公告)号：KR1020010053771A
公开(公告)日：2001-07-02
申请号：KR1019990054279
申请日：1999-12-01
Applicant: 한국전자통신연구원
IPC: H01L21/306
Abstract: PURPOSE: A method for photoelectrochemical etching of a semiconductor using an energy band bending is provided to improve an etching speed for the third group-nitrides by using a diluted etching solution. CONSTITUTION: An etching mask(3) is formed on a predetermined portion of a substrate(1). A resistance contact portion(4) is formed at one part of the substrate(1). An electric power is applied to the resistant contact portion(4). An insulating layer(6) is formed in order not to expose a connection portion between the resistance contact portion(4) and the power. The substrate(1) and the other electrode connected with the power source are soaked into an etching solution(11). A well is formed on a surface of the substrate(1) by applying the power to the substrate(1). An etching process is performed by irradiating the light larger than an energy gap of the substrate(1).
Abstract translation: 目的：提供使用能带弯曲对半导体进行光电化学蚀刻的方法，以通过使用稀释蚀刻溶液来提高第三组氮化物的蚀刻速度。 构成：在基板（1）的预定部分上形成蚀刻掩模（3）。 电阻接触部分（4）形成在衬底（1）的一部分处。 电力施加到电阻接触部分（4）上。 为了不暴露电阻接触部分（4）和电源之间的连接部分，形成绝缘层（6）。 将衬底（1）和与电源连接的另一电极浸入蚀刻溶液（11）中。 通过向基板（1）施加电力，在基板（1）的表面上形成阱。 通过照射比基板（1）的能隙大的光来进行蚀刻处理。
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公开(公告)号：KR102248808B1
公开(公告)日：2021-05-10
申请号：KR1020180046336
申请日：2018-04-20
Applicant: 한국전자통신연구원
Inventor： 안호균 , 신민정 , 김정진 , 김해천 , 도재원 , 민병규 , 윤형섭 , 이형석 , 임종원 , 장성재 , 정현욱 , 조규준 , 강동민 , 김동영 , 김성일 , 이상흥 , 이종민 , 지홍구
IPC: H01L29/778 , H01L29/66 , H01L21/762 , H01L21/027
Abstract: 제 1 반도체층과제 2 반도체층사이에절연층이매립된기판, 상가기판을관통하는관통홀, 상기관통홀은상기제 1 반도체층을관통하는제 1 홀, 및상기제 1 홀의바닥면으로부터상기절연층및 상기제 2 반도체층을관통하는제 2 홀을포함하고, 상기관통홀 내에배치되는에피층, 상기제 2 홀내에배치되어상기에피층의일면과접하는드레인전극, 및상기에피층의다른일면상에배치되는소스전극및 게이트전극을포함하는반도체소자를제공한다.
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公开(公告)号：KR1020170095454A
公开(公告)日：2017-08-23
申请号：KR1020160016427
申请日：2016-02-12
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/66 , H01L29/78
Abstract: 본발명의실시예에따른고전자이동도트랜지스터는기판상에제공된활성층과, 상기활성층상에위치하고상기활성층의일부를노출하는게이트리쎄스영역을포함한캡층과, 상기캡층상에위치하고상기캡층에오믹접촉하며서로이격된소스전극및 드레인전극과, 상기소스전극과상기드레인전극상에위치하고상기게이트리쎄스영역에대응되는개구부를구비하여상기게이트리쎄스영역을노출시키는절연층과, 상기절연층상에제공되고상기게이트리쎄스영역과상기개구부를관통하는게이트발(gate foot) 및상기게이트발(gate foot)에의해지지되는게이트머리(gate head)를포함하는게이트전극, 및상기게이트전극에전기적으로연결되며상기게이트전극으로구동전압을제공하는패드부를포함하고, 상기게이트발(gate foot)과상기게이트머리(gate head) 각각은상기패드부와인접할수록그 폭이상이해질수 있다.
Abstract translation: 根据本发明的晶体管位于帽层和覆盖层，包括位于有源层和设置在基板上的有源层，以暴露的一部分的栅栗sseseu区域的一个实施例的高电子迁移率在欧姆到帽所述有源层 接触，和绝缘层，并且在绝缘层上，以暴露栅极隔开具有开口栗sseseu区域隔开彼此的源电极和漏电极，位于所述源极电极上并对应于所述栅栗sseseu区域的漏电极 并电连接到栅极电极，以及包括该栅极头（栅极头），其通过其栅极连接到（栅极脚）支持的栅电极，并且其栅极连接到（栅极脚）穿透所述栅极栗sseseu区和所述开口 各自，以及包括一个垫从栅极头（头门）到栅极（栅极脚）提供的驱动电压施加到栅电极是更邻近于垫部，其 宽度，但可以更长理解。
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公开(公告)号：KR1020170074153A
公开(公告)日：2017-06-29
申请号：KR1020160069686
申请日：2016-06-03
Applicant: 한국전자통신연구원
Inventor： 민병규 , 윤형섭 , 이종민 , 강동민 , 김동영 , 김성일 , 김해천 , 안호균 , 이상흥 , 임종원 , 조규준 , 주철원 , 도재원 , 신민정 , 장성재 , 장유진 , 정현욱
IPC: H01L29/778 , H01L29/66 , H01L21/02
Abstract: 본발명의실시예에따른전계효과트랜지스터는기판상에제공된활성층과, 상기활성층상에배치된캡층과, 상기활성층및 상기캡층중 어느하나의층 상에제공되며일정간격이격된소스전극및 드레인전극과, 상기소스전극과상기드레인전극사이에배치된게이트전극과, 상기게이트전극과상기드레인전극사이에제공된더미전극패드, 및상기게이트전극과상기더미전극패드상에제공되며상기소스전극과상기더미전극패드를전기적으로연결하는전계전극을포함할수 있다.
Abstract translation: 根据本发明的一个实施例的场效应晶体管包括有源层和覆盖层和有源层和设置在从所述源极电极和设置在基板上设置的有源层上，所述帽层的漏极电极间隔开预定距离的一个层上的一个 栅电极，设置在所述源电极和所述漏电极之间;虚设电极焊盘，设置在所述栅电极和所述漏电极之间;以及栅电极，设置在所述栅电极和所述虚设电极焊盘上， 以及用于电连接电极焊盘的电场电极。
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