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11.发明专利
公开(公告)号：DE102014003798A1
公开(公告)日：2014-09-18
申请号：DE102014003798
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： WEISSMANN ELIERZER , RAPPOPORT RINAT , MISHAELI MICHAEL , SHAFI HISHAM , LENZ ORON , BRANDT JASON W , FISCHER STEPHEN A , TOLL BRET L , SODHI INDER M , NAVEH ALON , SRINIVASA GANAPATI N , CHOUBAL ASHISH V , HAHN SCOTT D , KOUFATY DAVID A , FENGER RUSSEL J , KHANNA GAURAV , GORBATOV EUGENE , NAIK MISHALI , HERDRICH ANDREW J , PRABHAKARAN ABIRAMI , JAHAGIRDAR SANJEEV S , BRETT PAUL , NARVAEZ PAOLO , HENROID ANDREW D , SUBBAREDDY DHEERAJ R
Abstract: Es werden eine heterogene Prozessorarchitektur und ein Verfahren zum Booten eines heterogenen Prozessors beschrieben. Ein Prozessor gemäß einer Ausführungsform umfasst: einen Satz großer physischer Prozessorkerne; einen Satz kleiner physischer Prozessorkerne mit relativ leistungsschwächeren Verarbeitungsfähigkeiten und relativ niedrigerem Energieverbrauch im Vergleich zu den großen physischen Prozessorkernen; und eine Paketeinheit, um einen Bootstrap-Prozessor zu aktivieren. Der Bootstrap-Prozessor initialisiert die homogenen physischen Prozessorkerne, während der heterogene Prozessor gegenüber einer System-Firmware-Schnittstelle das Erscheinungsbild eines homogenen Prozessors präsentiert.
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Patent Agency Ranking
公开(公告)号：DE102014003690A1
公开(公告)日：2014-09-18
申请号：DE102014003690
申请日：2014-03-14
Applicant: INTEL CORP
Inventor： RASH WILLIAM C , TOLL BRET L , HAHN SCOTT D , HINTON GLENN J
Abstract: Ein Prozessor enthält unter einem Aspekt Dekodierlogik zum Erhalten eines ersten Befehls und zum Bestimmen, dass der erste Befehl emuliert werden soll. Der Prozessor enthält auch emulationsmodusbewusste Nachdekodier-Befehlsprozessorlogik, die mit der Dekodierlogik gekoppelt ist. Die emulationsmodusbewusste Nachdekodier-Befehlsprozessorlogik soll ein oder mehrere Steuersignale verarbeiten, die aus einem Befehl dekodiert werden. Der Befehl ist einer aus einem Satz von einem oder mehreren Befehlen, die zum Emulieren des ersten Befehls verwendet werden. Die ein oder mehreren Steuersignale sollen durch die emulationsmodusbewusste Nachdekodier-Befehlsprozessorlogik anders verarbeitet werden, wenn ein Emulationsmodus vorliegt, als wenn kein Emulationsmodus vorliegt. Andere Vorrichtungen sind ebenfalls offenbart, ebenso wie Verfahren und Systeme.
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公开(公告)号：DE112018006630T5
公开(公告)日：2020-09-24
申请号：DE112018006630
申请日：2018-06-29
Applicant: INTEL CORP
Inventor： YANG SHAO-WEN , CHEN YEN-KUANG , ALTARAWNEH RAGAAD MOHAMMED IRSEHID , MUNOZ CHIABRANDO JUAN PABLO , CHIN SIEW WEN , DATTA KUSHAL , DULLOOR SUBRAMANYA R , ZAMORA ESQUIVEL JULIO C , FLOREZ CHOQUE OMAR ULISE , GUPTA VISHAKHA , HAHN SCOTT D , ILLIKKAL RAMESHKUMAR , JAIN NILESH KUMAR , KAMAROL SITI KHAIRUNI AMALINA , KESHAVAMURTHY ANIL S , LAU HENG KAR , LEFMAN JONATHAN A , LIAO YITING , MILLSAP MICHAEL G , NDIOUR IBRAHIMA J , REMIS LUIS CARLOS MARIA , SANJAY ADDICAM V , SARWAR USMAN , SCHOOLER EVE M , SMITH NED M , SOMAYAZULU VALLABHAJOSYULA , STRONG CHRISTINA R , TICKOO OMESH , VARADARAJAN SRENIVAS , VARGAS JESÚS A CRUZ , MOUSTAFA HASSNAA , RAGHUNATH ARUN , BARTFAI-WALCOTT KATALIN KLARA , HYDE MARUTI GUPTA , VEMBAR DEEPAK S , MCCARTHY JESSICA
Abstract: In einer Ausführungsform umfasst eine Vorrichtung einen Prozessor, um: eine Arbeitslast zu identifizieren, die eine Vielzahl von Aufgaben umfasst; einen Arbeitslastgraphen auf der Basis der Arbeitslast zu generieren, wobei der Arbeitslastgraph Informationen umfasst, die mit der Vielzahl von Aufgaben assoziiert sind; einen Vorrichtungskonnektivitätsgraphen zu identifizieren, wobei der Vorrichtungskonnektivitätsgraph Vorrichtungskonnektivitätsinformationen umfasst, die mit einer Vielzahl von Verarbeitungsvorrichtungen assoziiert sind; eine Privacy Policy zu identifizieren, die mit der Arbeitslast assoziiert ist; Privacy Level-Informationen zu identifizieren, die mit der Vielzahl von Verarbeitungsvorrichtungen assoziiert sind; eine Privacy-Einschränkung auf der Basis der Privacy Policy und der Privacy Level-Informationen zu identifizieren; und einen Arbeitslastplan zu bestimmen, wobei der Arbeitslastplan ein Mapping der Arbeitslast auf die Vielzahl von Verarbeitungsvorrichtungen umfasst, und wobei der Arbeitslastplan auf der Basis der Privacy-Einschränkung, des Arbeitslastgraphen und des Vorrichtungskonnektivitätsgraphen bestimmt wird. Die Vorrichtung umfasst ferner eine Kommunikationsschnittstelle, um den Arbeitslastplan zu der Vielzahl von Verarbeitungsvorrichtungen zu senden.
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公开(公告)号：DE112012007115T5
公开(公告)日：2015-08-20
申请号：DE112012007115
申请日：2012-12-28
Applicant: BRETT PAUL , FENGER RUSSELL J , GORBATOV EUGENE , HAHN SCOTT D , INTEL CORP , KHANNA GAURAV , KOUFATY DAVID A , NAIK MISHALI , NARVAEZ PAOLO , NAVEH ALON , PRABHAKARAN ABIRAMI , SODHI INDER M , SRINIVASA GANAPATI N , SUBBAREDDY DHEERAJ R , WEISSMANN ELIEZER
Inventor： KOUFATY DAVID A , SODHI INDER M , WEISSMANN ELIEZER , GORBATOV EUGENE , SRINIVASA GANAPATI N , PRABHAKARAN ABIRAMI , BRETT PAUL , SUBBAREDDY DHEERAJ R , HAHN SCOTT D , NAIK MISHALI , NARVAEZ PAOLO , NAVEH ALON , KHANNA GAURAV , FENGER RUSSELL J
Abstract: Ein Prozessor enthält mehrere physikalische Kerne, die mehrere logische Kerne verschiedener Kerntypen unterstützen, wobei die Kerntypen einen Typ großer Kerne und einen Typ kleiner Kerne enthalten. Eine Multi-Thread-Anwendung enthält mehrere Software-Threads, die von einem ersten Teilsatz logischer Kerne in einem ersten Zeitschlitz gleichzeitig ausgeführt werden. Basierend auf Daten, die aus Überwachen der Ausführung in dem ersten Zeitschlitz erfasst wurden, wählt der Prozessor einen zweiten Teilsatz logischer Kerne für gleichzeitige Ausführung der Software-Threads in einem zweiten Zeitschlitz aus. Jeder logische Kern in dem zweiten Teilsatz weist einen der Kerntypen auf, der mit den Charakteristika eines der Software-Threads übereinstimmt.
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公开(公告)号：GB2514236A
公开(公告)日：2014-11-19
申请号：GB201404549
申请日：2014-03-14
Applicant: INTEL CORP
Inventor： WEISSMANN ELIERZER , RAPPOPORT RINAT , MISHAELI MICHAEL , SHAFI HISHAM , LENZ ORON , BRANDT JASON W , FISCHER STEPHEN A , TOLL BRET L , SODHI INDER M , NAVEH ALON , SPRINIVASA GANAPATI , CHOUBAL ASHISH , HAHN SCOTT D , KOUFATY DAVID A , FENGER RUSSEL J , KHANNA GAURAV , GORBATOV EUGENE , NAIK MISHALI , HERDRICH ANDREW J , PRABHAKARAN ABIRAMI , JAHAGIRDAR SANJEEV , BRETT PAUL , NARVAEZ PAOLO , HENROID ANDREW D , SUBBAREDDY DHEERAJ R
Abstract: A heterogeneous processor comprises a first physical core having a first instruction set and a first power consumption level, to execute a thread at a first performance level, and a second physical core having a second instruction set and a second power consumption level, to execute a thread at a second performance level. A virtual-to-physical mapping circuit is coupled to the first and second physical cores. The first physical core is mapped to a system firmware interface via a virtual core, and the second physical core is hidden from the system firmware interface. A single physical core may act as a bootstrap processor. The first physical core may act as the bootstrap processor and this may initialize the second physical core. In another embodiment there is a set of one or more small physical cores and at least one large processor core. Two or more small physical cores are exposed to a system firmware interface and the large physical core is hidden from the system firmware interface.
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公开(公告)号：DE102014003855A1
公开(公告)日：2014-09-18
申请号：DE102014003855
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： MUTHIAH BHARATH , RASH WILLIAM BILL , HINTON GLENN J , DIXON MARTIN G , HAHN SCOTT D , PAPWORTH DAVID B
IPC: H04N21/2343
Abstract: In einer Ausführungsform wird eine auf Quality-of-Service(QoS)-Kriterien basierende serverseitige Binärübersetzung und Ausführung von Anwendungen auf mehreren Servern unter Verwendung einer verteilten Übersetzung und Ausführung entweder in einer virtualisierten oder nativen Ausführungsumgebung durchgeführt. Die übersetzten Anwendungen werden ausgeführt, um Ausgabeanzeigedaten zu erzeugen, die Ausgabeanzeigedaten werden in ein Medienformat codiert, und der Videostrom wird über ein Netzwerk einer Client-Vorrichtung zugeführt. In einer Ausführungsform unterstützen ein oder mehrere Grafikprozessoren die Hauptprozessoren der Server durch Beschleunigung des Renderns der Anwendungsausgabe, und ein Medienencoder codiert die Anwendungsausgabe in ein Medienformat.
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