公开(公告)号：EP2035936A4

公开(公告)日：2009-07-08

申请号：EP07784526

申请日：2007-06-22

Applicant: INTEL CORP

Inventor： VEMBU BALAJI ,  NAVALE ADITYA ,  GANDHI WISHWESH A

IPC: G06F12/10 ,  G06F13/28 ,  G06T1/00

CPC classification number: G06F12/1009 ,  G06F9/4401 ,  G06F9/4403 ,  G06F9/4411 ,  G06F9/45533 ,  G06F9/45558 ,  G06F12/109 ,  G06F13/28 ,  G06F2009/45579 ,  G06F2009/45583 ,  G06F2212/152 ,  G06T1/60

Abstract: A method and apparatus for creating, updating, and using guest physical address (GPA) to host physical address (HPA) shadow translation tables for translating GPAs of graphics data direct memory access (DMA) requests of a computing environment implementing a virtual machine monitor to support virtual machines. The requests may be sent through a render or display path of the computing environment from one or more virtual machines, transparently with respect to the virtual machine monitor. The creating, updating, and using may be performed by a memory controller detecting entries sent to existing global and page directory tables, forking off shadow table entries from the detected entries, and translating GPAs to HPAs for the shadow table entries.

公开(公告)号：ES3014845T3

公开(公告)日：2025-04-25

申请号：ES21156446

申请日：2018-04-09

Applicant: INTEL CORP

Inventor： RAMADOSS MURALI ,  VEMBU BALAJI ,  SAMSON ERIC C ,  TIAN KUN ,  COWPERTHWAITE DAVID J ,  KOKER ALTUG ,  WANG ZHI ,  RAY JOYDEEP ,  MAIYURAN SUBRAMANIAM M ,  APPU ABHISHEK R

IPC: G06F9/48 ,  G06F9/50 ,  G06T1/20

Abstract: Una realización proporciona una unidad de procesamiento de gráficos de propósito general que comprende un clúster de cómputo que incluye múltiples unidades de cómputo, un módulo de notificación de bloqueo para detectar que una o más unidades de cómputo en el clúster de cómputo están bloqueadas y enviar una notificación de bloqueo, y un módulo de reequilibrio para recibir la notificación de bloqueo, el módulo de reequilibrio para migrar una primera carga de trabajo desde una o más unidades de cómputo bloqueadas en respuesta a la notificación de bloqueo. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3385840T3

公开(公告)日：2023-12-11

申请号：PL18161868

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  APPU ABHISHEK R ,  K PATTABHIRAMAN ,  VEMBU BALAJI ,  KOKER ALTUG ,  COORAY NIRANJAN L ,  MASTRONARDE JOSH B

IPC: G06F9/455 ,  G06F9/48 ,  G06F9/50 ,  G06F12/0842 ,  G06F12/121 ,  G06T1/60 ,  G06T15/00 ,  G06T15/04 ,  G06T15/80 ,  G06T17/10 ,  G06T17/20 ,  G09G5/00 ,  G09G5/36 ,  G09G5/393

公开(公告)号：ES2915607T3

公开(公告)日：2022-06-23

申请号：ES19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una unidad de procesamiento de gráficos, GPU, para acelerar operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador (1400) en donde el multiprocesador (1400) ha de ejecutar una misma instrucción para múltiples hilos y de ejecutar hilos paralelos de un grupo de hilos, teniendo cada hilo del grupo de hilos un estado de hilo independiente, siendo la instrucción para hacer que una primera unidad de cómputo (1411,..., 1418) realice al menos una operación de multiplicación de matrices bidimensionales; en donde la operación se realiza sobre tres operandos de entrada enteros sin signo de 16 bits a, b y c, e incluye computar, por un multiplicador de 16 bits × 16 bits con signo, un producto intermedio de 32 bits entre un operando entero sin signo de 16 bits a y un operando de entrada entero sin signo de 16 bits b y computar, por un sumador de 32 bits, una suma de 32 bits basándose en el producto intermedio de 32 bits y en un operando de entrada entero sin signo de 16 bits c.

公开(公告)号：ES2905758T3

公开(公告)日：2022-04-12

申请号：ES18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

Abstract: Un método que comprende: la recogida (610) de información de usuario para un usuario de un dispositivo de procesamiento de datos, incluyendo la recogida de estadísticas basadas en máquinas asociadas con el usuario e información personal asociada con el usuario, incluyendo la recogida de una o más métricas de rendimiento para varias etapas de una canalización de procesamiento de gráficos de un procesador gráfico del dispositivo de procesamiento de datos, en donde, dependiendo de las características de la carga de trabajo, algunas partes de la canalización de procesamiento de gráficos son más activas que otras partes; la generación (615) de un perfil de usuario para el usuario del dispositivo de procesamiento de datos a partir de la información del usuario; la categorización (620) del usuario en una de entre una pluralidad de categorías de consumo de energía en base al perfil del usuario; la determinación (625) de un perfil de energía del procesador gráfico en el dispositivo de procesamiento de datos utilizando el perfil de usuario y la categorización del usuario en combinación con la retroalimentación de un algoritmo de aprendizaje automático, incluyendo el ajuste individual de la frecuencia de las etapas de la canalización de procesamiento de gráficos del procesador gráfico basado, al menos en parte, en el perfil de usuario y en una o más métricas de rendimiento recogidas.

公开(公告)号：PL3382504T3

公开(公告)日：2022-02-21

申请号：PL18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

公开(公告)号：DE112005002405B4

公开(公告)日：2018-05-09

申请号：DE112005002405

申请日：2005-09-21

Applicant: INTEL CORP

Inventor： MADUKKARUMUKUMANA RAJESH ,  SCHOINAS IOANNIS ,  KING KU-JEI ,  VEMBU BALAJI ,  NEIGER GILBERT ,  UHLIG RICHARD

IPC: G06F11/07

Abstract: Vorrichtung umfassend:eine Registergruppe zum Speichern von globaler Steuer- oder Statusinformation zur Fehlerverarbeitung eines Fehlers, der durch eine von einer E/A-Vorrichtung angeforderte Eingabe/Ausgabe-(E/A)-Transaktion erzeugt wurde; undeine Adressübersetzungsstruktur zum Übersetzen einer physischen Gastadresse in eine physische Hostadresse, wobei die physische Gastadresse der E/A-Transaktion entspricht und auf eine Domain abgebildet ist, und wobei die Adressübersetzungsstruktur mindestens einen Eintrag, welcher der Domain zugeordnet ist, und domainspezifische Steuerinformation für die Fehlerverarbeitung aufweist;wobei die Domain eine Umgebung in einer Plattform ist, und der Umgebung eine Teilmenge eines physischen Hostspeichers zugeteilt ist, und wobei Zugriffe auf den zugeteilten physischen Speicher von Ressourcen, die der Domain nicht zugewiesen sind, blockiert werden.

公开(公告)号：GB2510762A

公开(公告)日：2014-08-13

申请号：GB201408843

申请日：2011-12-28

Applicant: INTEL CORP

Inventor： VEMBU BALAJI ,  RAMADOSS MURALI

IPC: G06F12/02 ,  G06T1/60

Abstract: A method, device, and system to distribute code and data stores between volatile and non-volatile memory are described. In one embodiment, the method includes storing one or more static code segments of a software application in a phase change memory with switch (PCMS) device, storing one or more static data segments of the software application in the PCMS device, and storing one or more volatile data segments of the software application in a volatile memory device. The method then allocates an address mapping table with at least a first address pointer to point to each of the one or more static code segments, at least a second address pointer to point to each of the one or more static data segments, and at least a third address pointer to point to each of the one or more volatile data segments.

公开(公告)号：GB2432244A

公开(公告)日：2007-05-16

申请号：GB0704416

申请日：2005-09-21

Applicant: INTEL CORP

Inventor： MADUKKARUMUKUMANA RAJESH ,  SCHOINAS IOANNIS T ,  KING KU-JEI ,  VEMBU BALAJI ,  NEIGER GILBERT ,  UHLIG RICHARD

IPC: G06F11/07 ,  G06F9/45

Abstract: An embodiment of the present invention is a technique to process faults in a direct memory access address translation. A register set stores global control or status information for fault processing of a fault generated by an input/output (I/O) transaction requested by an I/O device. An address translation structure translates a guest physical address to a host physical address. The guest physical address corresponds to the I/O transaction and is mapped to a domain. The address translation structure has at least an entry associated with the domain and domain-specific control information for the fault processing.

公开(公告)号：PL3866009T3

公开(公告)日：2025-04-28

申请号：PL21156446

申请日：2018-04-09

Applicant: INTEL CORP

Inventor： RAMADOSS MURALI ,  VEMBU BALAJI ,  SAMSON ERIC C ,  TIAN KUN ,  COWPERTHWAITE DAVID J ,  KOKER ALTUG ,  WANG ZHI ,  RAY JOYDEEP ,  MAIYURAN SUBRAMANIAM M ,  APPU ABHISHEK R

IPC: G06F9/48 ,  G06F9/50 ,  G06T1/20