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    Asymmetric epitaxy and application thereof
    31.
    发明专利
    Asymmetric epitaxy and application thereof 未知

    公开(公告)号：GB2487870B

    公开(公告)日：2013-12-25

    申请号：GB201207819

    申请日：2010-10-05

    Applicant: IBM

    Inventor： YIN HAIZHOU ,  WANG XINHUI ,  CHAN KEVIN K ,  REN ZHIBIN

    IPC: H01L21/265 ,  H01L29/66 ,  H01L29/78

    Abstract: The present invention provides a method of forming asymmetric field-effect-transistors. The method includes forming a gate structure on top of a semiconductor substrate, the gate structure including a gate stack and spacers adjacent to sidewalls of the gate stack, and having a first side and a second side opposite to the first side; performing angled ion-implantation from the first side of the gate structure in the substrate, thereby forming an ion-implanted region adjacent to the first side, wherein the gate structure prevents the angled ion-implantation from reaching the substrate adjacent to the second side of the gate structure; and performing epitaxial growth on the substrate at the first and second sides of the gate structure. As a result, epitaxial growth on the ion-implanted region is much slower than a region experiencing no ion-implantation. A source region formed to the second side of the gate structure by the epitaxial growth has a height higher than a drain region formed to the first side of the gate structure by the epitaxial growth. A semiconductor structure formed thereby is also provided.

    Stressor mit eingebetteter Dotierstoff-Monoschicht für hochentwickelten CMOS-Halbleiter
    33.
    发明专利
    Stressor mit eingebetteter Dotierstoff-Monoschicht für hochentwickelten CMOS-Halbleiter 未知

    公开(公告)号：DE112011101433T5

    公开(公告)日：2013-03-28

    申请号：DE112011101433

    申请日：2011-04-08

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  DUBE ABHISHEK ,  HOLT JUDSON R ,  LI JINGHONG ,  NEWBURY JOSEPH S ,  ONTALUS VIOREL ,  PARK DAE-GYU ,  ZHU ZHENGMAO

    IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8228 ,  H01L27/092

    Abstract: Es werden Halbleiterstrukturen mit eingebetteten Stressorelementen offenbart. Die offenbarten Strukturen umfassen einen FET-Gate-Stapel 18, der sich auf einer oberen Oberfläche eines Halbleitersubstrats 12 befindet. Der FET-Gate-Stapel umfasst den Source- und den Drain-Erweiterungsbereich 28, die sich in dem Halbleitersubstrat an einer Auflagefläche des FET-Gate-Stapels befinden. Zwischen dem Source- und dem Drain-Erweiterungsbereich und unterhalb des Gate-Stapels ist außerdem ein Bauelementkanal 40 vorhanden. Die Struktur umfasst weiter eingebettete Stressorelemente 34, die sich auf entgegengesetzten Seiten des FET-Gate-Stapels und in dem Halbleitersubstrat befinden. Jedes der eingebetteten Stressorelemente enthält eine untere Schicht eines ersten dotierten Epitaxie-Halbleitermaterials 36 mit einer Gitterkonstante, die sich von einer Gitterkonstante des Halbleitersubstrats unterscheidet und eine Verspannung in den Bauelementkanal überträgt, und eine obere Schicht eines zweiten dotierten Epitaxie-Halbleitermaterials 38, die sich auf der unteren Schicht befindet. Die untere Schicht des ersten dotierten Epitaxie-Halbleitermaterials weist im Vergleich mit der oberen Schicht des zweiten dotierten Epitaxie-Halbleitermaterials einen geringeren Dotierstoffgehalt auf. Die Struktur umfasst weiter eine Dotierstoff-Monoschicht, die sich in der oberen Schicht jedes der eingebetteten Stressorelemente befindet. Die Dotierstoff-Monoschicht steht mit einem Rand entweder des Source-Erweiterungsbereichs oder des Drain-Erweiterungsbereichs in direktem Kontakt.

    Delta monolayer dopants epitaxy for embedded source/drain silicide
    34.
    发明专利
    Delta monolayer dopants epitaxy for embedded source/drain silicide 未知

    公开(公告)号：GB2494608A

    公开(公告)日：2013-03-13

    申请号：GB201300789

    申请日：2011-06-10

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  DUBE ABHISHEK ,  HOLT JUDSON R ,  JOHNSON JEFFREY B ,  LI JINGHONG ,  PARK DAE-GYU ,  ZHU ZHENGMAO

    IPC: H01L29/78 ,  H01L29/165 ,  H01L29/66

    Abstract: Semiconductor structures are disclosed that have embedded stressor elements therein. The disclosed structures include at least one FET gate stack (18) located on an upper surface of a semiconductor substrate (12). The at least one FET gate stack includes source and drain extension regions (28) located within the semiconductor substrate at a footprint of the at least one FET gate stack. A device channel (40) is also present between the source and drain extension regions (28) and beneath the at least one gate stack (18). The structure further includes embedded stressor elements (33) located on opposite sides of the at least one FET gate stack and within the semiconductor substrate. Each of the embedded stressor elements includes, from bottom to top, a first layer of a first epitaxy doped semiconductor material (35) having a lattice constant that is different from a lattice constant of the semiconductor substrate and imparts a strain in the device channel, a second layer of a second epitaxy doped semiconductor material (36) located atop the first layer, and a delta monolayer of dopant located on an upper surface of the second layer. The structure further includes a metal semiconductor alloy contact (45) located directly on an upper surface of the delta monolayer (37).

    Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid
    35.
    发明专利
    Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid 未知

    公开(公告)号：DE112011101378T5

    公开(公告)日：2013-03-07

    申请号：DE112011101378

    申请日：2011-06-10

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  DUBE ABHISHEK ,  HOLT JUDSON R ,  JOHNSON JEFFREY B ,  LI JINGHONG ,  PARK DAE-GYU ,  ZHU ZHENGMAO

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Es werden Halbleiterstrukturen offenbart, welche darin eingebettete Stressorelemente aufweisen. Die offenbarten Strukturen weisen mindestens einen FET-Gate-Stapel (18) auf, welcher auf einer oberen Fläche eines Halbleitersubstrats (12) angeordnet ist. Der mindestens eine FET-Gate-Stapel weist Source- und Drain-Ausdehnungszonen (28) auf, welche innerhalb des Halbleitersubstrats an einer Standfläche des mindestens einen FET-Gate-Stapels angeordnet sind. Ein Einheitskanal (40) ist zwischen der Source- und Drain-Ausdehnungszone (28) und unterhalb des mindestens einen Gate-Stapels (18) ebenfalls vorhanden. Die Struktur weist ferner eingebettete Stressorelemente (33) auf, welche auf gegenüberliegenden Seiten des mindestens einen FET-Gate-Stapels und innerhalb des Halbleitersubstrats angeordnet sind. Jedes eingebettete Stressorelement weist von unten nach oben eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials (35), welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitermaterials unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials (36), die auf der ersten Schicht angeordnet ist, und eine Delta-Monoschicht eines Dotierstoffs auf, die auf einer oberen Fläche der zweiten Schicht angeordnet ist. Die Struktur weist ferner einen Metall-Halbleiter-Legierungs-Kontakt (45) auf, welcher direkt auf einer oberen Fläche der Delta-Monoschicht (37) angeordnet ist.

    Thin-box metal backgate extremely thin SOI device
    36.
    发明专利
    Thin-box metal backgate extremely thin SOI device 未知

    公开(公告)号：GB2488961A

    公开(公告)日：2012-09-12

    申请号：GB201213197

    申请日：2011-03-08

    Applicant: IBM

    Inventor： CHAN KEVIN K ,  REN ZHIBIN ,  WANG XINHUI

    IPC: H01L21/762 ,  H01L29/786 ,  H01L29/66

    Abstract: Silicon-on-insulator (SOI) structures with silicon layers less than 20 nm thick are used to form extremely thin silicon-on-insulator (ETSOI) semiconductor devices. ETSOI devices are manufactured using a thin tungsten backgate 101 encapsulated by thin nitride layers 100, 102 to prevent metal oxidation, the tungsten backgate 103 being characterized by its low resistivity. The structure further includes at least one FET having a gate stack 131, 132, 133 formed by a high-K metal gate 132 and a tungsten region 133 superimposed thereon, the footprint of the gate stack utilizing the thin SOI layer 100 as a channel. The SOI structure thus formed controls Vt variations from the thin SOI thickness and dopants therein. The ETSOI high-K metal backgate fully depleted device in conjunction with the thin BOX provides an excellent short channel control and significantly lowers the drain induced bias and sub-threshold swings. The present structure supports the evidence of the stability of the wafer having a tungsten film during thermal processing, and especially during STI and contact formation.

    37.
    发明专利
    未知

    公开(公告)号：BR0308569A

    公开(公告)日：2007-04-03

    申请号：BR0308569

    申请日：2003-02-19

    Applicant: IBM

    Inventor： COLLINS PHILIP G ,  MARTEL RICHARD ,  WONG HON-SUM PHILIP ,  APPENZELLER JOERG ,  AVOURIS PHAEDON ,  CHAN KEVIN K

    IPC: H01L51/30 ,  H01L29/51 ,  H01L51/00 ,  H01L51/05

    Abstract: A carbon-nanotube field transistor semiconductor device, comprising: a vertical carbon-nanotube (508) wrapped in a dielectric material (511); a source formed at a first side of the carbon-nanotube; a drain (515) formed on a second side of the carbon-nanotube; a bilayer nitride complex through which a band strap of each of the source and the drain is formed connecting the carbon-nanotube wrapped in the dielectric material to the source and the drain; and a gate (512) formed substantially over a portion of the carbon-nanotube. Further disclosed are methods for forming the following self-aligned carbon-nanotube field effect transistor: A self-aligned carbon-nanotube field effect transistor semiconductor device comprises a carbon-nanotube deposited on a substrate, a source and a drain formed at a first end and a second end of the carbon-nanotube, respectively, and a gate formed substantially over a portion of the carbon-nanotube, separated from the carbon-nanotube by a dielectric film.

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