公开(公告)号：AU2002357054A1

公开(公告)日：2003-06-10

申请号：AU2002357054

申请日：2002-11-27

Applicant: IBM

Inventor： KIM HYUNGJUN ,  MCFEELY FENTON ,  NARAYANAN VIJAY ,  RODBELL KENNETH ,  YURKAS JOHN ,  AMOS RICKY ,  BUCHANAN DOUGLAS ,  CABRAL CYRIL JR ,  CALLEGARI ALESSANDRO ,  GUHA SUPRATIK

IPC: H01L21/28 ,  H01L21/285 ,  H01L21/30 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78 ,  H01L29/786 ,  H01L29/76

Abstract: A method for fabricating a CMOS gate electrode by using Re, Rh, Pt, Ir or Ru metal and a CMOS structure that contains such gate electrodes are described. The work functions of these metals make them compatible with current pFET requirements. For instance, the metal can withstand the high hydrogen pressures necessary to produce properly passivated interfaces without undergoing chemical changes. The thermal stability of the metal on dielectric layers such as SiO2, Al2O3 and other suitable dielectric materials makes it compatible with post-processing temperatures up to 1000° C. A low temperature/low pressure CVD technique with Re2(CO)10 as the source material is used when Re is to be deposited.

公开(公告)号：DE112017000171T5

公开(公告)日：2018-06-28

申请号：DE112017000171

申请日：2017-01-06

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L29/49 ,  H01L21/8238 ,  H01L27/092

Abstract: Ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit weist Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit, Bilden einer Barrierenschicht über der ersten dielektrischen Schicht, Bilden einer ersten Gate-Metall-Schicht über der Barrierenschicht, Bilden einer Abdeckschicht über der ersten Gate-Metall-Schicht, Entfernen von Bereichen der Barrierenschicht, der ersten Gate-Metall-Schicht und der Abdeckschicht, um einen Bereich der ersten dielektrischen Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen, Abscheiden einer ersten Nitridschicht auf freigelegten Bereichen der Abdeckschicht und der ersten dielektrischen Schicht, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht, Abscheiden einer zweiten Nitrid-Schicht auf der Einfangschicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.

公开(公告)号：DE112016004645T5

公开(公告)日：2018-06-28

申请号：DE112016004645

申请日：2016-11-22

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L29/00 ,  H01L21/28

Abstract: Ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit weist Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit, Bilden einer ersten Nitrid-Schicht über der ersten dielektrischen Schicht, Bilden einer ersten Gate-Metall-Schicht über der ersten Nitrid-Schicht, Bilden einer Abdeckschicht über der ersten Gate-Metall-Schicht, Entfernen von Bereichen der Abdeckschicht und der ersten Gate-Metall-Schicht, um einen Bereich der ersten Nitrid-Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht und der Abdeckschicht, Abscheiden einer zweiten Nitrid-Schicht auf der Einfangschicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.

公开(公告)号：DE112013003530B4

公开(公告)日：2017-03-30

申请号：DE112013003530

申请日：2013-08-08

Applicant: IBM

Inventor： BRULEY JOHN ,  NARAYANAN VIJAY ,  PREIFFER DIRK ,  PLOUCHART JEAN-OLIVER ,  SONG PEILIN

IPC: H01L23/58 ,  G06F21/73 ,  G09C1/00 ,  H01L21/66 ,  H04L9/08

Abstract: Verfahren (300) zum Herstellen einer sicheren Einheit mit einer physikalisch nicht klonbaren Funktion, wobei das Verfahren (300) aufweist: Bereitstellen eines integrierten Schaltkreises, der wenigstens eine High-k/Metall-Gate-Einheit aufweist, wobei die die wenigstens eine High-k/Metall-Gate-Einheit die physikalisch nicht klonbare Funktion repräsentiert (310, 320); Variieren eines Zustands der Umgebung, dem die wenigstens eine High-k/Metall-Gate-Einheit (110) während des Bildens ausgesetzt wird, um eine Variation in einer physikalischen Eigenschaft der wenigstens einen High-k/Metall-Gate-Einheit zu erzeugen, die messbar spezifisch relativ zu Variationen in physikalischen Eigenschaften von anderen High-k/Metall-Gate-Einheiten ist, die mit der wenigstens einen High-k/Metall-Gate-Einheit in einer gemeinsamen Charge hergestellt wurden, und wobei von der physikalischen Eigenschaft bekannt ist, dass sie sensitiv gegenüber Variationen in dem Zustand der Umgebung ist; und Beinhalten eines Messkreises (120; 200) in dem integrierten Schaltkreis, der so konfiguriert ist, dass er die physikalische Eigenschaft der wenigstens einen High-k/Metall-Gate-Einheit für eine Berechtigungsprüfung der sicheren Einheit misst (350, 360), wobei die wenigstens eine Eigenschaft durch die spezifische Variation beeinflusst wird.

公开(公告)号：DE112011101023B4

公开(公告)日：2015-07-02

申请号：DE112011101023

申请日：2011-05-10

Applicant: IBM

Inventor： CHANG PAUL ,  NARAYANAN VIJAY ,  SLEIGHT JEFFREY ,  CHANG JOSEPHINE

IPC: H01L51/40 ,  B82Y10/00 ,  H01L51/05

Abstract: Verfahren zum Bilden einer selbstausgerichteten Einheit, aufweisend: Abscheiden von Kohlenstoff-Nanoröhren (CNTs) (30) parallel zueinander auf einem kristallinen dielektrischen Lanthanyttriumoxid (20); Isolieren eines Teils des einen Lageort der CNTs umschließenden kristallinen dielektrischen Lanthanyttriumoxids; Bilden von Gate-Dielektrikums- und Gate-Elektroden-Gate-Stapeln (51, 52) auf den CNTs unter Beibehaltung von deren struktureller Integrität; und Bilden von epitaktischen Source- und Drain-Zonen (70) in Kontakt mit Teilen der CNTs auf dem kristallinen dielektrischen Lanthanyttriumoxid, die von den Gate-Dielektrikums- und Gate-Elektroden-Gate-Stapel freiliegen, wobei das Bilden der Gate-Dielektrikums- und Gate-Elektroden-Gate-Stapel ein Bilden isolierter Gate-Stapel parallel zueinander und senkrecht in Bezug auf die CNTs aufweist, wobei die epitaktischen Source- und Drain-Zonen die CNTs kontaktieren und im Wesentlichen in einer axialen und Umfangsrichtung die CTNs umschließen.

公开(公告)号：AT438928T

公开(公告)日：2009-08-15

申请号：AT04786558

申请日：2004-08-20

Applicant: IBM

Inventor： STEEGEN AN ,  KU VICTOR ,  WONG KWONG ,  LI YING ,  NARAYANAN VIJAY ,  CABRAL CYRIL JR ,  JAMISON PAUL

IPC: H01L29/94 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/4763 ,  H01L29/49

Abstract: A structure and method for a metal replacement gate of a high performance device is provided. A sacrificial gate structure is first formed on an etch stop layer provided on a semiconductor substrate. A pair of spacers is provided on sidewalls of the sacrificial gate structure. The sacrificial gate structure is then removed, forming an opening. Subsequently, a metal gate including an first layer of metal such as tungsten, a diffusion barrier such as titanium nitride, and a second layer of metal such as tungsten is formed in the opening between the spacers.

公开(公告)号：DE112018004463T5

公开(公告)日：2020-06-18

申请号：DE112018004463

申请日：2018-10-12

Applicant: IBM ,  ULVAC INC

Inventor： ROZEN JOHN ,  ANDO TAKASHI ,  NARAYANAN VIJAY ,  BAO RUQIANG ,  OGAWA YOHEI ,  HATANAKA MASANOBU

IPC: H01L29/43 ,  H01L21/8238 ,  H01L29/78

Abstract: Eine Gate-Struktur für Anpassungen der effektiven Austrittsarbeit von Halbleitereinheiten, welche ein Gate-Dielektrikum auf einer Kanalzone einer Halbleitereinheit; ein erstes Metallnitrid in direktem Kontakt mit dem Gate-Dielektrikum; eine formangepasste Materialschicht eines Carbids von Aluminium mit einem Aluminiumgehalt von mehr als 30 Atom-Gew.-% und eine zweite Metallnitridschicht in direktem Kontakt mit der formangepassten Aluminium (AI) und Kohlenstoff (C) enthaltenden Materialschicht umfasst. Die formangepasste Schicht des Carbids von Aluminium (AI) umfasst Aluminiumcarbid oder AlC, welches einen Aluminium(AI)-Gehalt von bis zu 57 Atom% (At.%) ergibt, und eine Austrittsarbeitseinstellung von 3,9 eV bis 5,0 eV bei Dicken von weniger als 2,5 nm. Solche Strukturen können eine Skalierung der Metall-Gate-Längen und einen Widerstandsvorteil von weniger als 25 nm im Vergleich zu Austrittsarbeitselektroden des Stands der Technik ergeben.

公开(公告)号：DE112018000689T5

公开(公告)日：2019-10-10

申请号：DE112018000689

申请日：2018-05-11

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  NARAYANAN VIJAY ,  JAGANNATHAN HEMANTH

IPC: H01L21/8238 ,  H01L21/02 ,  H01L27/092 ,  H01L29/165

Abstract: Ausführungsformen beziehen sich auf ein Verfahren und resultierende Strukturen für einen komplementären Dual-Kanal-Metalloxid-Halbleiter (CMOS) mit gemeinsamen Gate-Stapeln. Eine erste Halbleiterfinne wird auf einem Substrat ausgebildet. Eine zweite Halbleiterfinne wird angrenzend an die erste Halbleiterfinne auf dem Substrat ausgebildet. Eine Oxidschicht wird über der ersten und der zweiten Halbleiterfinne ausgebildet und bei einer Temperatur getempert, die zum Erhöhen einer Germaniumkonzentration der zweiten Halbleiterfinne wirksam ist. Der Temperprozess ist selektiv gegenüber der zweiten Halbleiterfinne und erhöht eine Germaniumkonzentration der ersten Halbleiterfinne nicht.

公开(公告)号：GB2494012B

公开(公告)日：2014-07-23

申请号：GB201209073

申请日：2011-05-10

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  CHANG PAUL ,  NARAYANAN VIJAY ,  SLEIGHT JEFFREY

IPC: H01L51/05 ,  H01L51/00

Abstract: A method of forming a self-aligned device is provided and includes depositing carbon nanotubes (CNTs) onto a crystalline dielectric substrate, isolating a portion of the crystalline dielectric substrate encompassing a location of the CNTs, forming gate dielectric and gate electrode gate stacks on the CNTs while maintaining a structural integrity thereof and forming epitaxial source and drain regions in contact with portions of the CNTs on the crystalline dielectric substrate that are exposed from the gate dielectric and gate electrode gate stacks.

公开(公告)号：DE112012002543T5

公开(公告)日：2014-05-22

申请号：DE112012002543

申请日：2012-07-30

Applicant: IBM

Inventor： ANDO TAKASHI ,  KWON UNOH ,  CHOI CHANGHWAN ,  FRANK MARTIN M ,  NARAYANAN VIJAY

IPC: H01L29/00

Abstract: Eine Struktur weist ein Halbleitersubstrat (8) und einen nFET und einen pFET auf, die auf dem Substrat (8) angeordnet sind. Der pFET weist ein SiGe-Kanalgebiet auf, das auf oder in einer Fläche des Halbleitersubstrats (8) gebildet ist, und ein Gate-Dielektrikum mit einer Oxidschicht (20), die über dem Kanalgebiet liegt, und eine dielektrische High-k-Schicht (30), die über der Oxidschicht (20) liegt. Eine Gate-Elektrode liegt über dem Gate-Dielektrikum und weist eine untere Metallschicht (40), die an die High-k-Schicht angrenzt, eine adsorbierende Metallschicht (50), die an die untere Metallschicht (40) angrenzt, und eine obere Metallschicht (60) auf, die an die adsorbierende Metallschicht (50) angrenzt. Die Metallschicht adsorbiert Sauerstoff aus der Substrat (8)-(nFET) und SiGe-Grenzfläche (pFET) zur Oxidschicht (20), was zu einer effektiven Verringerung in Tinv und Vt des pFET führt, während Tinv skaliert wird und Vt für den nFET aufrechterhalten wird, was zur Folge hat, dass die Vt des pFET näher an der Vt eines ähnlich aufgebauten nFET mit skalierten Tinv-Werten liegt.