公开(公告)号：DE102005042269B4

公开(公告)日：2008-09-18

申请号：DE102005042269

申请日：2005-09-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GREGORIUS PETER ,  RUCKERBAUER HERMANN ,  SAVIGNAC DOMINIQUE ,  SICHERT CHRISTIAN ,  WALLNER PAUL

IPC: G11C7/22

Abstract: The present invention relates to a memory system having a memory device with two clock lines. One embodiment of the present invention provides a memory system comprising at least one memory device, a memory controller to control operation of the memory device, a first clock line which extends from a write clock output of the memory controller to a clock port of the memory device to provide a clock signal to the memory device, and a second clock line which extends from the clock port of the memory device to a read clock input of the memory controller to forward the clock signal applied to the clock port of the memory device back to a read clock input of the memory controller. The memory device may further comprise a synchronization circuit adapted to receive the clock signal from the memory controller and to, provide an output data synchronized to the forwarded clock signal.

公开(公告)号：DE102006029169A1

公开(公告)日：2007-12-27

申请号：DE102006029169

申请日：2006-06-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHNEIDER HELMUT ,  SAVIGNAC DOMINIQUE

IPC: G11C11/4096

Abstract: The memory module has a pulse generator (60), which contains an impulse timer (70,80) for presetting a fixed time (T f ) for the length of the split screening impulse (CS). Another impulse timer presets a frequency dependent proportional time (T v) for clock signal cycle for the length of the split screening impulse. The pulse generator lets the former pulse timer become effective, if the clock frequency is lower than a selected threshold value and otherwise lets the later pulse timer become effective. An independent claim is also included for the method for testing a memory module.

公开(公告)号：DE102005001590A1

公开(公告)日：2006-07-20

申请号：DE102005001590

申请日：2005-01-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： THOMAS JOCHEN ,  BENDER CARSTEN ,  GRAFE JUERGEN ,  WENNEMUTH INGO ,  GOSPODINOVA MINKA ,  SAVIGNAC DOMINIQUE

IPC: H01L23/50 ,  H01L25/065

Abstract: Package has a silicon chip, fixed with its active side to a substrate (12), including a core having copper wires (15.1, 15.2) on both sides. Build-up layers (16.1, 16.2) with copper wire (17.1, 17.2) are found on the copper wires (15.1, 15.2). Build-up layers are structured on ball side by pressure and back etching process, so that the copper wires (17.1, 17.2) on the substrate is directly accessible in canal for wire bonds.

公开(公告)号：DE102005055185A1

公开(公告)日：2006-06-08

申请号：DE102005055185

申请日：2005-11-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUCKERBAUER HERMANN ,  BACHA ABDALLAH ,  SICHERT CHRISTIAN ,  SAVIGNAC DOMINIQUE ,  GREGORIUS PETER ,  WALLNER PAUL

IPC: G11C7/22

Abstract: A semiconductor memory module includes a plurality of semiconductor memory chips and bus signal lines that supply an incoming clock signal and incoming command and address signals to the semiconductor memory chips. A clock signal regeneration circuit and a register circuit are arranged on the semiconductor memory module in a common chip packing connected to the bus signal lines. The clock signal regeneration circuit and the register circuit respectively condition the incoming clock signal and temporarily store the incoming command and address signals, respectively multiply the conditioned clock signal and the temporarily stored command and address signals by a factor of 1:X, and respectively supply to the semiconductor memory chips the conditioned clock signal and the temporarily stored command and address signals.

公开(公告)号：DE10142658A1

公开(公告)日：2003-03-27

申请号：DE10142658

申请日：2001-08-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FEURLE ROBERT ,  SAVIGNAC DOMINIQUE

IPC: G11C11/406

公开(公告)号：DE10124752A1

公开(公告)日：2003-01-02

申请号：DE10124752

申请日：2001-05-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PFEFFERL PETER ,  SAVIGNAC DOMINIQUE ,  CHRYSOSTOMIDES ATHANASIA

IPC: G11C7/10 ,  G11C7/18 ,  G11C7/06

Abstract: A method for reading and storing memory cell array signals involving initially applying a binary memory cell array signal to at least one bit line pair and then switching the binary signal from the bit line pair (301) to a local data line pair (305) followed by switching the amplified binary signal to at least one main data line pair. Binary memory cell signals are then transferred from one location (100) to at least one first main data line pair (101,102) and binary memory cell signals are transferred from a second location (200) to a second main data line pair (201,202). The amplified, transferred binary signals are then outputted via the main data line pairs (101,102;201,202). An Independent claim is given for a reading and storing binary memory cell signals.

公开(公告)号：DE59801360D1

公开(公告)日：2001-10-04

申请号：DE59801360

申请日：1998-09-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SAVIGNAC DOMINIQUE ,  NIKUTTA WOLFGANG ,  KUND MICHAEL ,  TEN BROEKE JAN

IPC: G01R31/3183 ,  G01R31/28 ,  G11C29/00 ,  G11C29/10 ,  G11C29/26 ,  G11C29/34 ,  G11C29/36 ,  G11C29/38

Abstract: A monolithically integrated test circuit for testing a digital semiconductor circuit configuration that is formed on the same semiconductor chip and has a large number of elements to be tested. The test circuit has a test data pattern register for temporary storage of a test data pattern, a read and write circuit for writing and reading the data in the test data pattern register to and from the elements to be tested, and a comparison circuit. The comparison circuit tests for any difference between the data written to and read from the elements to be tested. The test circuit has a pattern variation circuit, which can be activated by an activation signal and varies the test data pattern from the test data pattern register before writing into the elements to be tested.

公开(公告)号：FR2978591B1

公开(公告)日：2018-01-19

申请号：FR1202102

申请日：2012-07-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  OTTERSTEDT JAN ,  SAVIGNAC DOMINIQUE ,  ALLERS WOLF

IPC: G11C7/12

公开(公告)号：DE102015120756A1

公开(公告)日：2017-06-01

申请号：DE102015120756

申请日：2015-11-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PÜSCHNER FRANK ,  SCHWERD MARKUS ,  SAVIGNAC DOMINIQUE

IPC: H01L21/301 ,  H01L21/304 ,  H01L21/78

Abstract: Ein Chip kann ein Substrat (104), einen in und/oder auf dem Substrat (104) angeordneten aktiven Bereich (106), in dem mindestens eine elektronische Komponente gebildet ist und ein Dielektrikum (108) über dem aktiven Bereich (106) aufweisen. Ein Verfahren zum Vereinzeln von einer Vielzahl von Chips (112) kann das Bilden von mindestens einem Vereinzelungsbereich (120) zwischen der Vielzahl von Chips (112) aufweisen, wobei jeder Vereinzelungsbereich (120) einen Randbereich (122) und einen Zentralbereich (124) aufweist, wobei in mindestens einem Zentralbereich (124) eine Metallstruktur (114) angeordnet ist. Ferner kann das Verfahren zum Vereinzeln von einer Vielzahl von Chips (114) das Bilden von mindestens einer Grabenstruktur (126) in dem Randbereich (122) zwischen der Vielzahl von Chips (112) aufweisen, wobei eine jeweilige Grabenstruktur (126) einen jeweiligen Zentralbereich (124) umgibt, und wobei die mindestens eine Grabenstruktur (126) zumindest durch das Dielektrikum (108) hindurch gebildet wird. Weiterhin kann das Verfahren ein nachfolgendes Vereinzeln der Vielzahl von Chips (112) entlang des mindestens einen Vereinzelungsbereichs (120) aufweisen.

公开(公告)号：DE102012213101A1

公开(公告)日：2013-01-31

申请号：DE102012213101

申请日：2012-07-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN ,  SAVIGNAC DOMINIQUE

IPC: G11C16/06 ,  H01L27/115

Abstract: Ein Speicher umfasst eine Speicherzelle, die einen ersten Anschluss, einen zweiten Anschluss und einen Kanal umfasst, der sich zwischen dem ersten Anschluss und dem zweiten Anschluss erstreckt. Der Speicher umfasst ferner ein Energiespeicherungselement, das ausgebildet ist, eine Programmierung der Speicherzelle zu unterstützen, wobei das Energiespeicherungselement mit dem ersten Anschluss, einer Energiezufuhreinrichtung, die mit dem Energiespeicherungselement gekoppelt ist, und einer Steuerung gekoppelt ist. Die Steuerung ist ausgebildet, die Energiezufuhreinrichtung zu aktivieren und den Kanal der Speicherzelle in einen nicht leitfähigen Zustand zu bringen zum Versorgen des Energiespeicherungselements mit Energie, und um nachfolgend den Kanal der Speicherzelle in einen leitfähigen Zustand zu bringen zum Programmieren der Speicherzelle basierend auf der Energie, die in dem Energiespeicherungselement gespeichert ist.